无错误时钟脉冲启动电路

摘要

电路(100)使用一个反转触发器(110),一个D触发器(112)和组合逻辑电路(114)生成一个时钟脉冲信号(158),该信号可以被启动或中断而不在时钟脉冲中产生尖峰脉冲或缩断脉冲。这一电路接受一个输入时钟脉冲信号(152)和输入时钟脉冲启动信号(150)。电路(100)产生一个输出时钟脉冲信号(158),这一输出信号是输入时钟脉冲信号(152)的可启动或中断的翻版,由输入时钟脉冲启动信号(150)控制。电路(100)据有的启动或中断操作的优点是用一个控制信号,一组逻辑电路可由一个公用的时钟脉冲信号触发。

主权项

1.一个接受含有第一及第二逻辑状态的输入时钟脉冲信号和含有启动状态及中断状态的输入时钟脉冲启动信号并产生应答于所说的输入时钟脉冲启动信号的输出时钟脉冲信号的电路，所说电路包含：一个反转触发器，该触发器含有：一个连接到所说的输入时钟脉冲启动信号的启动输入，一个连接到所说的输入时钟脉冲信号的第一时钟脉冲输入信号和一个有第一及第二逻辑状态的第一输出，所说的第一输出根据在所说的第一时钟脉冲输入从所说的第一逻辑状态变为所说的第二逻辑状态和所说的输入时钟脉冲启动信号处于所说的启动状态同时出现才改变其逻辑状态；一个D触发器，该触发器含有：一个连接至所说的第一输出的数据输入，一个连接至所说的输入时钟脉冲信号的第二时钟脉冲和一个第二输出，所说的第二输出根据在所说的第二时钟脉冲输入从所说的第二逻辑状态变为所说的第一逻辑状态改变其数据输入状态；和一个组合逻辑电路，该电路含有：带有所说的第一输出和所说的第二输出的多个输入，所说的应答于所说的第一输出和第二输出并生成所说的输出时钟脉冲信号的组合逻辑，所说的第一输出和所说的第二输出具有相同的逻辑状态时所说的输出时钟脉冲信号具有第一逻辑状态，所说的第一输出和所说的第二输出不同的逻辑状态时所说的输出时钟脉冲信号具有第二逻辑状态。