| 主权项 |
1.一种半导体装置,系包含有: 一输入电路,可输入外部信号而输出基准信号, 一输出电路,接受输出时机信号,而以与该输出时 机信号对应之时机输出信号,及 一输出时机控制电路,将输出电路之输出信号输出 时机控制与外部输入信号呈所定相位, 其特征则在于: 该输出时机控制电路具有: 一延迟电路,能选择延迟量,使上述基准信号延迟 所选择延迟量,且当作上述输出时机信号施加于上 述输出电路, 一相位比较电路,将上述基准信号与上述输出时机 信号之应答信号作相位比较,及 一延迟控制电路,根据上述相位比较电路之比较结 果,选择上述延迟电路之延迟量。2.如申请专利范 围第1项之半导体装置,系具有一假输入电路,可输 入上述输出时机信号之应答信号,并使该输出时机 信号延迟与上述输出电路等量之延迟量,且上述相 位比较电路将上述基准信号与上述假输入电路之 输出电路作相位比较者。3.如申请专利范围第1项 之半导体装置,系具有一假输出电路,可输入上述 输出时机信号,而使该输出时机信号延迟与上述输 出电路同量之延迟量,且上述相位比较电路将上述 基准信号与上述假输出电路之输出信号所对应信 号作相位比较者。4.如申请专利范围第2项之半导 体装置,系具有一假输出电路,可输入上述输出时 机信号,而使该输出时机信号延迟与上述输出电路 同量之延迟量,且上述假输入电路被输入已在上述 假输出电路予以延迟之上述输出时输出信号者。5 .如申请专利范围第3项之半导体装置,系具有一假 负载电路,该假负载电路又具有在上述假输出电路 驱动之所定负载,且上述相位比较电路将上述基准 信号与该假负载电路之输出信号之应答信号作相 位比较者。6.如申请专利范围第4项之半导体装置, 系具有假负载电路,该假负载电路又具有在上述假 输出电路驱动之所定负载,且上述假输入电路被输 入该假负载电路之输出者。7.如申请专利范围第3 或4项之半导体装置,其中,上述输出电路可随转换 信号转换其驱动特性,且上述假输出电路亦可随转 换信号转换其驱动特性者。8.如申请专利范围第5 或6项之半导体装置,其中,上述输出电路可随转换 信号转换其驱动特性,且上述假输出电路亦可随转 换信号转换其驱动特性者。9.如申请专利范围第8 项之半导体装置,其中,上述假负载电路之负载,可 随转换信号而予以转换者。10.如申请专利范围第3 .4.5或6项之半导体装置,其中,上述输出电路之驱动 电源系异于该半导体装置之内部电源,而为自外部 提供之电源, 上述假输出电路之驱动电源则与该输出电路之驱 动电源同一电源者。11.如申请专利范围第1.2.3.4.5 或6项之半导体装置,其中, 上述延迟电路系具有第1及2延迟电路, 而上述输出电路,在变为高电平时以该第1延迟电 路之输出时机信号所对应时机,及在变为低电平时 以该第2延迟电路之输出时机信号所对应时机分别 进行输出, 而上述延迟控制电路则根据上述输出电路变为高 电平时之上述相位比较电路比较结果而选择上述 第1延迟电路之延迟量,在该输出电路变为低电平 时之上述相位比较电路比较结果而选择上述第2延 迟电路之延迟量者。12.如申请专利范围第1或2项 之半导体装置,其中, 上述相位比较电路系检测上述基准信号处于所定 相位时之上述输出电路之输出信号値,及在该所定 相位时前后之该输出电路之输出信号値,并于该前 后値相同时不作判定动作,于该前后値相异时才由 该前后値与上述所定相位时之値进行相位比较, 上述延迟控制电路则于上述相位比较电路不作判 定动作时控制保持原来之延迟量,于该相位比较电 路进行判定动作时始根据其判定结果使延迟量变 化者。13.如申请专利范围第1或2项之半导体装置, 系具有, 一输出以所定周期变化之假资料的假资料产生电 路,及 一将上述输出电路之输出信号,在通常资料信号与 上述假资料产生电路所输出之假资料之间予以转 换的输出资料转换电路, 而当该半导体装置于初期化时,自上述输出电路输 出上述假资料,于平常时自该输出电路输出通常资 料信号者。14.如申请专利范围第13项之半导体装 置,其中, 上述相位比较电路系检测上述基准信号处于所定 相位时之上述输出电路之输出信号値,及该所定相 位时直前的该输出电路之输出信号値,并由该直前 之値与该所定相位时之値进行相位比较, 而上述延迟控制电路则根据上述相位比较电路于 初期化时之判定结果变化延迟量,于初期化终了后 即控制保持该延迟量者。15.如申请专利范围第3.4. 5或6项之半导体装置,系具有, 一产生以所定周期变化之假资料的假资料产成电 路, 而上述假输出电路即为输出该假资料者。16.如申 请专利范围第15项之半导体装置,其中, 上述相位比较电路系检测之上述基准信号处于所 定相位时之上述输出电路所输出信号値,及该所定 相位直前之上述输出电路之输出信号値,并由该直 前之値与该所定相位时之値进行相位比较者。17. 如申请专利范围第1.2.3.4.5或6项之半导体装置,系 具有, 可产生1/2移位脉冲,使上述输入电路所输出基准信 号移位1/2周期的1/2相位移位电路者。18.如申请专 利范围第3.4.5或6项之半导体装置,其中, 上述输入电路(13)系具有1/N分频电路,其可产生与 上述基准信号经1/N(N:整数)分频之信号同相位之1/N 分频信号, 并被输入该1/N分频电路所输出,而在上述延迟控制 电路予以选择与上述延迟电路相同延迟量,复又具 有一假延迟电路向上述假输出电路输出假输出时 机信号,而该假输出电路则替代该延迟电路之输出 时机信号以接受该假延迟电路所输出假输出时机 信号者。19.如申请专利范围第18项之半导体装置, 系具有, 一假信号配线,被设于上述假延迟电路与上述假输 出电路之间,可将该假延迟电路所输出假输出时机 信号予以延迟与上述延迟电路至上述输出电路之 信号配线等量之延迟量者。20.如申请专利范围第 19项之半导体装置,其中, 上述延迟电路具有第1及第2延迟电路, 上述假延迟电路具有第1及第2假延迟电路, 而上述输出电路于上述输出信号为高电平时以对 应该第1延迟电路所输出之输出时机信号之时机, 于上述输出信号为低电平时以对应该第2延迟电路 所输出之输出时机信号之时机分别输出上述输出 信号, 上述假输出电路则在输出高电平号信时以对应该 第1假延迟电路所输出之假输出时机信号之时机, 在输出低电平信号时以对应该第2假延迟电路所输 出之假输出时机信号之时机分别输出假输出信号, 上述延迟控制电路则根据上述假输出信号为高电 平时之上述相位比较电路之比较结果而选择第1延 迟电路及第1假延迟电路之延迟量,根据上述假输 出信号为低电平时之上述相位比较电路之比较结 果而选择第2延迟电路及第2假延迟电路之延迟量 者。21.如申请专利范围第19项之半导体装置,系具 有, 一可产生以所定周期变化之假资料的假资料产生 电路,而上述假输出电路即为输出该假资料者。22. 如申请专利范围第21项之半导体装置,其中, 上述假资料为功能50%信号者。23.如申请专利范围 第21项之半导体装置,其中, 上述相位比较电路系检测上述基准信号处于所定 相位时之上述输出电路之输出信号値及该所定相 位时直前之该输出电路之输出信号値,而根据该直 前之値及该所定相位时之値进行相位比较者。24. 如申请专利范围第3.4.5或6项之半导体装置,系具有 , 一比较上述基准信号与第3时机信号之相位的第2 相位比较电路, 一根据该第2相位比较电路之比较结果,选择上述 延迟电路之延迟量的第2延迟控制电路, 一将当作上述第3时机信号供给上述第2相位比较 电路之信号,在上述输出电路之输出与上述假输出 信号之间予以转换的转换电路, 一产生相位比较用假资料的假资料产生电路, 而上述转换电路则于该半导体装置初期化时将上 述输出电路之输出,于初期化终了后将上述假输出 信号,分别予以转换后供给该第2相位比较电路者 。25.如申请专利范围第24项之半导体装置,其中, 上述输出电路在上述初期化时输出假资料者。26. 如申请专利范围第25项之半导体装置,其中, 上述假输出电路于上述初期化时输出上述假资料, 而于初期化终了后输出自上述输出电路所输出之 输出资料者。27.如申请专利范围第25项之半导体 装置,其中, 上述假输出电路经常输出上述假资料者。28.如申 请专利范围第1至6项中任一项之半导体装置,系具 有, 一将输入于上述输出时机控制电路之上述输出信 号,转换为与上述外部输入信号相同振幅波形之假 输入信号的假输入波形转换电路者。29.如申请专 利范围第28项之半导体装置,其中, 上述假输入波形转换电路系具有,一于上述外部输 出信号为大振幅信号时输出大振幅信号的第1转换 电路,及一于上述外部输入信号为小振幅信号时输 出小振幅信号的第2转换电路者。30.如申请专利范 围第29项之半导体装置,其中, 上述第1转换电路及第2转换电路何者予以活性化, 系对应该半导体装置内部产生之介面判定信号而 进行者。31.如申请专利范围第29项之半导体装置, 其中, 上述第1转换电路为由P通道电晶体与N通道电晶体 所构成之转换闸极,而该转换闸极由一端输入上述 输出信号,自另一端输出假输入信号者。32.如申请 专利范围第29项之半导体装置,其中, 上述第2转换电路系由串联连接之P通道电晶体与N 通道电晶体所构成,自一端输入上述输入信号,由 另一端输出假输入信号者。33.如申请专利范围第 32项之半导体装置,系具有, 可调整上述P通道电晶体与N通道电晶体之闸极电 平的电平调整电路者。34.如申请专利范围第33项 之半导体装置,其中, 上述电平调整电路系具有一输出端子,可对于上述 第2转换电路之P通道电晶体闸极提供︱VIL︱-︱P通 道定限値︱以下电位,及对于N通道电晶体闸极提 供︱VIH︱-︱N通道定限値︱以上电位者。35.如申 请专利范围第29项之半导体装置,系具有, 一可检测上述外部输入信号之振幅或倾斜,以判定 该外部输入信号是大振幅信号或小振幅信号的输 出波形检测电路,并依据其判定结果将上述第1转 换电路与第2转换电路之任一予以活性化者。36.如 申请专利范围第35项之半导体装置,其中, 上述输入波形检测电路系具有至少2个以上基准电 平者。37.如申请专利范围第35项之半导体装置,其 中, 上述输入波形检测电路系具有高电位侧闩锁电路 部,该高电位侧闩锁电路部更包含有至少1个以上 可锁住所输入上述外部输入信号之「高」侧电平 检测结果的第1闩锁者。38.如申请专利范围第35项 之半导体装置,其中, 上述输入波形检测电路系具有低电位侧闩锁电路 部,该低电位侧闩锁电路部更包括有至少1个以上 可锁住所输入上述外部输入信号之「低」侧电平 检测结果的第2闩锁者。39.如申请专利范围第37项 之半导体装置,其中, 上述输入波形检测电路系具有可调整上述高电位 侧闩锁电路部之闩锁动作时机的调整用闩锁时机 控制电路者。40.如申请专利范围第38项之半导体 装置,其中, 上述输入波形检测电路系具有可调整上述低电位 侧闩锁电路部之闩锁动作时机的调整用闩锁时机 控制电路者。41.如申请专利范围第39项之半导体 装置,其中, 上述调整用闩锁时机控制电路系对应上述外部输 入信号之同步信号而动作者。42.如申请专利范围 第40项之半导体装置,其中, 上述调整用闩锁时机控制电路系对应上述外部输 入信号之同步信号而动作者。43.如申请专利范围 第41项之半导体装置,其中, 上述调整用闩锁时机控制电路系输出自上述外部 输入信号之上升边缘所产生之第1脉冲信号,及自 该外部输入信号之下降边缘所产生之第2脉冲信号 ,而上述高电位侧闩锁电路部即同步与该第1脉冲 信号进行闩锁动作,上述低电位侧闩锁电路部则同 步与该第2脉冲信号进行闩锁动作者。44.如申请专 利范围第28项之半导体装置,其中, 上述假输入波形转换电路系会产生由ESD电路之信 号路径电阻所引起的延迟,而该ESD电路为提升设于 上述输入端子与上述输入电路之间的静电耐压者 。45.如申请专利范围第44项之半导体装置,其中, 上述第1转换电路系由P通道电晶体与N通道电晶体 所构成之转换闸极,即为自该转换闸极一端输入上 述输出信号自他端输出上述假输入信号之电路,且 该转换闸极电阻値被设定与上述ESD电路之信号路 径电阻値相同者。46.如申请专利范围第44项之半 导体装置,其中, 上述第2转换电路系由串联连接之P通道电晶体与N 通道电晶体所构成,为一自其一端输入上述输出信 号自另一端输出上述假输入信号之电路,且上述P 通道电晶体与上述N通道电晶体之电阻値和被设定 与上述ESD电路电阻値相同者。47.如申请专利范围 第1.2.3.4.5或6项之半导体装置,其中, 上述外部输入信号系为其上升与下降呈180度差异 之脉冲信号, 该半导体装置则同步与上述外部输入信号之上升 或下降一方边缘取入资料, 上述输出电路所输出之上述输出信号则被控制与 上述外部输入信号之上升或下降另一方边缘同步 者。48.如申请专利范围第1.2.3.4.5或6项之半导体装 置,系设有多数上述输出电路, 且自上述输入电路向各输出电路传送上述基准信 号之信号路径均具有相同延迟量者。49.如申请专 利范围第48项之半导体装置,其中, 自上述输入电路向多数上述输出电路传送上述基 准信号之信号路径为等距离配线者。50.如申请专 利范围第1.2.3.4.5或6项之半导体装置,系设有多数 上述输出电路, 则各输出电路均设有上述时机控制电路者。51.如 申请专利范围第1.2.3.4.5或6项之半导体装置, 上述半导体装置系为同步型半导体记忆者。52.一 种半导体装置,系同步与上升及下降相位差异180度 之外部脉冲信号输出资料,而其特征在于具有 一同步与上述上升及下降之任一方输出资料的资 料输出电路, 一同步与上述上升及下降之另一方输入资料的资 料输入电路者。53.如申请专利范围第52项之半导 体装置,系具有 由上述外部脉冲信号产生输出时机信号及输入时 机信号的时机信号生成电路,且上述资料输出电路 依据上述输出时机信号输出资料,上述资料输入电 路依据上述转入时机信号输入资料者。54.如申请 专利范围第53项之半导体装置,其中, 上述时机信号生成电路系具有,一令上述输出时机 信号延迟之延迟电路,及将上述外部脉冲信号与上 述输出时机信号予以比较之时机比较电路, 且控制上述延迟电路之延迟量,依据上述时机比较 电路之比较结果,促使上述资料输出电路之输出资 料与上述上升及下降任一方呈同步者。55.一种半 导体装置系统,系由同步与第1外部信号输出资料 又同步与第2外部信号输入资料之半导体装置多数 连接所成, 且上述半导体装置之输出资料传送配线与上述第1 外部信号之传送配线呈平行配置,而上述输出资料 之传送方向与上述第1外部信号之传送方向相同者 。56.如申请专利范围第55项之半导体装置系统,其 中, 上述半导体装置之输入资料传送配线与上述第2外 部信号之传送配线呈平行,且上述输入资料之传送 方向与上述第2外部信号之传送方向相同者。57.一 种数位延迟电路,系包括有:一具多数串联连接之 信号路径,藉将其中一部份形成为能选择性输出信 号致成可选择延迟量的延迟线,及一可选择该延迟 线的延迟控制电路,而其本身延迟量则呈可被阶段 性变化的数位延迟电路,亦是,上述延迟控制电路 系具有:一各段可输出互补信号,且至某段以前输 出一方的互补信号,自该某段以后即输出反转之互 补信号,并其最初输出反转互补信号之段呈移位的 位移暂存器,及一可算出该位移暂存器邻接段不同 侧之互补信号逻辑値的闸极,而以该闸极之输出使 上述延迟线选择性活性化的数位延迟电路。其特 征则在于: 当上述位移暂存器之互补信号变化呈缓慢侧之原 逻辑値时,上述闸极即输出促使上述延迟线活性化 之信号者。58.一种数位延迟电路,系包含有:一具 有多数串联连接之信号路径,且将其中一部份选择 性予以活性化致呈可选择延迟量的延迟线,及一可 选择该延迟线之延迟量的延迟控制电路,而其本身 延迟量则呈可被阶段性变化的数位延迟电路;其特 征在于: 上述延迟控制电路能使上述延迟线之至少两邻接 信号路径呈活性化者。图式简单说明: 第一图:同步DRAM(SDRAM)之全体构造方块示意图; 第二图:SDRAM之基本动作时间图; 第三图:管线型SDRAM之基本动作图; 第四图:SDRAM之时机及高速动作时之问题说明图; 第五图A,第五图B:习知之输出对于脉冲之相位关系 说明图; 第六图:将供应给输出电路之时机信号同步与外部 脉冲之本发明半导体装置之基本构造表示图; 第七图:第六图之基本构造之问题点说明图; 第八图:第六图之基本构造加以改良之本发明另样 半导体装置之构造示意图; 第九图:实施例中之SDRAM动作图; 第十图:有关第1实施例中之SDRAM输出时机控制之部 份构造表示图; 第十一图A-第十一图B:第1实施例之延迟电路构造 与其动作之示意图; 第十二图:第1实施例之延迟控制电路构造示意图; 第十三图:第1实施例之延迟控制电路动作时间图; 第十四图:第1实施例之延迟控制电路输出信号之 变化示意图; 第十五图:延迟控制电路之另例示意图; 第十六图:第1实施例之相位比较电路之相位比较 部构造图; 第十七图A-第十七图C:第1实施例之相位比较电路 之相位比较部动作时间图; 第十八图:第1实施例之相位比较电路之放大电路 部构造图; 第十九图:第1实施例之相位比较电路之放大电路 部之JK触发电路动作时间图; 第二十图:第1实施例之相位比较电路之放大电路 部向上计数动作时间图; 第二十一图:第1实施例之相位比较电路之放大电 路部维持计数动作时间图; 第二十二图:第1实施例之相位比较电路之放大电 路部向下计数动作时间图; 第二十三图:第1实施例之输出电路构造示意图; 第二十四图:第1实施例之假输出电路构造示意图; 第二十五图A,第二十五图B:第1实施例之假输出电 路动作时间图; 第二十六图:第2实施例之假输出电路构造示意图; 第二十七图:第3实施例之假输出电路构造示意图; 第二十八图:第4实施例之假输出电路构造示意图; 第二十九图:第5实施例之SDRAM输出时机控制有关之 部分构造示意图; 第三十图:第5实施例之SDRAM之相位比较电路构造图 ; 第三十一图:第5实施例之假输出电路构造示意图; 第三十二图:第5实施例之动作示意时间图; 第三十三图:正常路径与假路径之特性变化产误差 说明图; 第三十四图:第6实施例之SDRAM输出时机控制有关之 部分构造示意图; 第三十五图:第6实施例之假输出电路构造图; 第三十六图:第6实施例之假输出电路动作示意时 间图; 第三十七图:第6实施例之输出电路构造图; 第三十八图:第6实施例之输出电路动作示意时间 图; 第三十九图:第6实施例之转换电路构造图; 第四十图:第7实施例之SDRAM输出时机控制有关部分 构造图; 第四十一图:第7实施例之收信侧半导体装置之延 迟电路及延迟控制电路之构造例示意图; 第四十二图:第7实施例之1/2相位移相电路构造图; 第四十三图:第7实施例之相位判定电路构造图; 第四十四-四十六图:第7实施例之相位判定动作说 明图; 第四十七图:第7实施例之相位判定动作真値表; 第四十八图:第8实施例之SDRAM输出时机控制有关部 分构造图; 第四十九图:第9实施例之SDRAM输出时机控制有关部 分构造图; 第五十图:第9实施例之相位判定电路构造图; 第五十一图A,第五十一图B:第9实施例之相位判定 动作说明图; 第五十二图:第9实施例之相位判定动作真値表; 第五十三图:第9实施例之延迟电路构造示意图; 第五十四图:第10实施例之SDRAM输出时机控制有关 部分构造图; 第五十五图:第10实施例之相位判定动作说明图; 第五十六图:第11实施例之SDRAM输出时机控制有关 部分构造图; 第五十七图:本发明之输出时机控制电路构造图; 第五十八图:第五十七图之输出时机控制电路动作 示意图; 第五十九图:第五十七图之输出时机控制电路动作 说明图; 第六十图:输入电路之构造例表示图; 第六十一图A,第六十一图B:输入电路之脉冲振幅相 异时之动作示意图; 第六十二-六十四图:第五十七图之输出时机控制 电路之问题点说明图; 第六十五图:第12实施例之输出时机控制电路之基 本构造图; 第六十六图:第12实施例之输出时机控制电路动作 示意图; 第六十七图:第12实施例之输出时机控制电路动作 示意图; 第六十八图A,第六十八图B:第12实施例之假输入波 形变换电路示意图; 第六十九图:第12实施例之假输入波形变换电路动 作示意图; 第七十图:被设于电极垫片与输入电路之间,以提 升对于静电之耐压之ESD电路构造图; 第七十一图:在第12实施例之假输入波形变换电路, 为使产生与ESD电路同等延迟之变形例图; 第七十二图A:本发明第13实施例之假输入波形变换 电路之基本构造方块图; 第七十二图B:本发明第13实施例之假输入波形变换 电路示意图; 第七十三图:第13实施例之假输入波形变换电路之 动作示意图; 第七十四图:本发明第14实施例之假输入波形变换 电路之基本构造图; 第七十五图:第14实施例之假输入波形变换电路之 电路图; 第七十六-七十九图:第14实施例之假输入波形变换 电路动作示意图; 第八十图:第15实施例之SDRAM之脉冲输入电路,与输 出时机控制电路,与脉冲分配电路,与输出电路之 配置图; 第八十一图:习知半导体装置之输出时机示意图; 第八十二图:本发明半导体装置之输出时机示意图 ; 第八十三图:第16实施例之半导体装置系统之元件 配置与信号配线示意图; 第八十四图:第16实施例之信号波形示意时间图; 第八十五图:第17实施例之半导体装置系统之元件 配置与信号配线示意图; 第八十六图:第17实施例之控制器之脉冲时机调整 系统示意图; 第八十七图:第18实施例之半导体装置系统之元件 配置与信号配线示意图; 第八十八图:第18实施例之控制器之脉冲时机调整 系统示意图; 第八十九图:第19实施例之半导体装置系统之元件 配置与信号配线示意图; 第九十图:第19实施例之控制器之脉冲时机调整系 统示意图。 |
