| 主权项 |
1.一种半导体积体电路,其主要系针对一在半导体晶片上配列多个闸极基本单元,在上述基本闸极单元上规划出配线通道格子,藉由将所配列的上述闸极基本单元沿着上述配线通道格子而连接,只藉着变更配线工程即能够构成所希望之逻辑功能方块的母片(masterslice)方式的半导体积体电路,其特征在于:上述配线通道格子配合上述闸极基本单元构造依据不均匀的间距被规划。2.如申请专利范围第1项之半导体积体电路,在上述配线通道格子中设有高位电源配线或低位电源配线的配线通道格子的间距则被设定较设有高位电源配线或是低位电源配线以外之其他配线的配线通道格子为宽。3.如申请专利范围第2项之半导体积体电路,上述高位电源配线或上述低位电源配线系一可以配置多个最小的连接孔或是可以配置大小相当于多个値最小连接孔的连接孔的配线宽度。4.如申请专利范围第1项之半导体积体电路,依据不均匀的间距所规划的上述配线通道格子乃相对于上述闸极基本单元的X方向或Y方向呈对称。5.如申请专利范围第2项之半导体积体电路,上述高位电源配线或上述低位电源配线,其配线宽度的中心乃相对于上述配线通道格子呈偏移。6.如申请专利范围第2项之半导体积体电路,间距被设定成宽的上述配线通道格子,在当作上述高位电源配线或低位电源配线以外之其他的配线领域来使用时,则成为特殊信号配线的配线通道格子。7.如申请专利范围第2项之半导体积体电路,间距被设定为宽的上述配线通道格子,在当作高位电源配线或是低位电源配线以外之其他的配线领域来使用时,则成为多个配线的配线通道格子。8.一种半导体积体电路,其主要系针对一在半导体晶片上配列多个闸极基本单元,而在上述闸极基本单元上配列多个功能方块,在上述功能方块之间以及上述功能方块上则设有已规划了配线通道格子的配线领域,藉着将所配列的上述功能方块沿着上述配线通道格子而连接,只藉由变更配线工程,即能构成所希望之逻辑电路的母片(masterslice)方式的半导体积体电路,其特征在于:上述配线通道格子系根据不均匀的间距被规划。图式简单说明:第一图系表第1项所述之发明之一实施形态之半导体积体电路之构成的说明图。第二图系表第一图之功能方块配置图案的说明图。第三图系表第2项或第3项所述之发明之一实施形态之半导体积体电路之构成的说明图。第四图系表第三图之功能方块配置图案的说明图。第五图系表第4项所述之发明之一实施形态之半导体积体电路之构成的说明图。第六图系表第五图之功能方块配置图案的说明图。第七图系表将第五图作倒装配置之功能方块配置图案的说明图。第八图系表第5项所述之发明之一实施形态之半导体积体电路之构成的说明图。第九图系表第八图之功能方块配置图案的说明图。第十图系表将第八图作倒装配置之功能方块配置图案的说明图。第十一图系表第6项所述之发明之一实施形态之半导体积体电路之构成的说明图。第十二图系第2项所述之发明之其他实施形态之半导体积体电路之构成的说明图。第十三图系表第十二图之配线配置图案的说明图。第十四图系表第十二图之功能方块配置图案的说明图。第十五图系表第十二图之功能方块配置以及配线配置图案的说明图。第十六图系表第7项所述之发明之一实施形态之半导体积体电路之构成的说明图。第十七图系表第十六图之功能方块配置图案的说明图。第十八图系表第十六图之配线配置图案的说明图。第十九图系表利用配线通道格子之习知的闸极基本单元的配置图案的说明图。第二十图系表第十九图之功能方块配置图案的说明图。 |
