| 主权项 |
1.一种用于建构复杂积体电路之逻辑电路单元,包含:复数个区域,该等复数个区域包含:第一类型的积体电路元件专用的一第一区域;第二类型的积体电路元件专用的一第二区域;用于多种不同应用的复数个不同类型的积体电路元件中之一类或多类积体电路元件专用的一第三区域,其中可配合复数个该等逻辑电路单元使用该逻辑电路单元,以便有效率地形成一个复杂积体电路装置的图像。2.根据申请专利范围第1项之逻辑电路单元,其中该逻辑电路单元图像包含:一上缘及一下缘;一个接地线专用的平面,该接地线专用的平面水平地位于沿着该逻辑电路单元的下缘;一个时脉线专用的平面,该时脉线专用的平面水平地沿着该逻辑电路单元的一中央区域延伸;以及一个电压供应线专用的平面,该电压供应线专用的平面水平地位于沿着该逻辑电路单元的上缘。3.根据申请专利范围第2项之逻辑电路单元,其中该逻辑电路单元又包含:第一类型的积体电路元件专用之该第一区域又包含至少一个n型时脉电晶体专用的一第一次区域、及至少一个n型输出反相电晶体专用的一第二次区域;第二类型的积体电路元件专用之该第二区域又包含至少一个p型时脉电晶体专用的一第一次区域、至少一个p型提升电晶体专用的一第二次区域、及至少一个p型输出反相电晶体专用的一第三次区域;以及用于多种不同应用的复数个不同类型的积体电路元件中一类或多类积体电路元件专用的该第三区域又包含若干具有输入接脚的n型逻辑树电晶体专用的区域、及该等n型逻辑树电晶体的各输入接脚专用的若干区域。4.根据申请专利范围第3项之逻辑电路单元,其中该逻辑电路单元又包含:一个第一内部节点专用的平面,该第一内部节点专用的平面将至少一个p型时脉电晶体专用的该第一次区域水平连接到至少一个p型提升电晶体专用的该第二次区域;一个第二内部节点专用的平面,该第二内部节点专用的平面水平地位于该逻辑电路单元的该中央区域内;一个输出接脚专用的平面,该输出接脚专用的平面将至少一个p型提升电晶体专用的该第二次区域水平连接到至少一个p型输出反相电晶体专用的该第三次区域;一个第三内部节点专用的平面,该第三内部节点专用的平面水平地位于该逻辑电路单元的该中央区域内;一个输出节点专用的平面,该输出节点专用的平面将至少一个p型输出反相电晶体专用的该第三次区域垂直连接到至少一个n型输出反相器专用的该第二次区域;一个时脉接脚专用的平面,该时脉接脚专用的平面位于该逻辑电路单元的该中央区域内;一个第一逻辑树连接线专用的平面,该第一逻辑树连接线专用的平面位于用于多种不同应用的复数个不同类型的积体电路元件中之一类或多类积体电路元件专用的该第三区域内;以及一个第二逻辑树连接线专用的平面,该第二逻辑树连接线专用的平面将用于多种不同应用的复数个不同类型的积体电路元件中之一类或多类积体电路元件专用的该第三区域连接到至少一个n型时脉电晶体专用的该第一次区域。5.一种形成一个用于建构复杂积体电路的逻辑电路单元之方法,包含下列各步骤:将该逻辑电路单元分成复数个区域,因而可配合复数个该等逻辑电路单元使用该逻辑电路单元,以便有效率地形成一个复杂积体电路装置的图像;修改该等复数个区域,以便进而包含若干区域,这些区域包含:一第一区域,该第一区域适于支援第一类型的积体电路元件;一第二区域,该第二区域适于支援第二类型的积体电路元件;以及一第三区域,该第三区域适于支援用于多种不同应用的复数个不同类型的积体电路元件中之一类或多类积体电路元件;修改该等复数个区域,而包含复数个平面,以便有效率地使该等区域互连接;以及对一逻辑电路单元布局,该逻辑电路单元具有一长度、一宽度、一上缘、及一下缘。6.根据申请专利范围第5项之方法,又包含下列各步骤:修改适于支援第一类型的积体电路元件之该第一区域,以便包含若干适于支援n型电晶体之次区域;修改适于支援第二类型的积体电路元件之该第二区域,以便包含若干适于支援p型电晶体之次区域;以及修改适于支援用于多种不同应用的复数个不同类型的积体电路元件中之一类或多类积体电路元件专用的该第三区域,以便包含对至少一个具有一输入接脚的n型逻辑树电晶体之支援。7.根据申请专利范围第6项之方法,又包含下列各步骤:修改适于支援p型电晶体的该等次区域,以便对至少一个p型时脉电晶体专用的一次区域、至少一个p型提升电晶体专用的一次区域、及至少一个p型输出反相电晶体专用的一次区域提供支援;修改该逻辑电路单元,以便在该逻辑电路单元内包含一中央区域;修改适于支援n型电晶体的该等次区域,以便对至少一个n型时脉电晶体专用的一次区域及至少一个n型输出反相电晶体专用的一次区域提供支援;修改该逻辑电路单元,以便进而包含一个接地线专用的平面,该接地线专用的平面水平地位于沿着该逻辑电路单元的下缘;修改该逻辑电路单元,以便进而包含一个时脉线专用的平面,该时脉线专用的平面水平地沿着该逻辑电路单元的该中央区域延伸;以及修改该逻辑电路单元,以便进而包含一个电压供应线专用的平面,该电压供应线专用的平面水平地位于沿着该逻辑电路单元的上缘。8.根据申请专利范围第7项之方法,又包含下列各步骤:将至少一个p型时脉电晶体专用的该次区域定位在该逻辑电路单元之左上角;将至少一个p型输出电晶体专用的该次区域定位在该逻辑电路单元之左上角;将至少一个p型提升电晶体专用的该次区域定位在至少一个p型时脉电晶体专用的该次区域与至少一个p型输出电晶体专用的该次区域之间;将至少一个n型时脉电晶体专用的一次区域定位在该逻辑电路单元之左下角;将至少一个n型输出反相器专用的一次区域定位在该逻辑电路单元之右下角;以及将适于支援用于多种不同应用的复数个不同类型的积体电路元件中之一类或多类积体电路元件专用的该第三区域定位在至少一个n型时脉电晶体专用的该次区域与至少一个n型输出反相器专用的该次区域之间。9.根据申请专利范围第8项之方法,又包含下列各步骤:修改该等复数个平面,以便包含对至少一个水平面之支援,该等水平面将至少一个p型时脉电晶体专用的该次区域连接到至少一个p型提升电晶体专用的该次区域;修改该等复数个平面,以便包含对至少一个水平面之支援,该等水平面将至少一个p型提升电晶体专用的该次区域连接到至少一个p型输出反相电晶体专用的该次区域;修改该等复数个平面,以便包含对至少一个水平面之支援,该等水平面将至少一个p型输出电晶体专用的该次区域连接到至少一个p型提升电晶体专用的该次区域;修改该等复数个平面,以便包含对至少一个垂直面之支援,该等垂直面将至少一个p型输出电晶体专用的该次区域连接到至少一个n型输出电晶体专用的该次区域;修改该等复数个平面,以便包含对一时脉接脚专用的至少一个水平面之支援;修改该等复数个平面,以便包含对一内部节点专用的至少一个水平面之支援,其中该内部节点系位于该中央区域内;修改该等复数个平面,以便包含对一第一逻辑树连接线专用的至少一个水平面之支援,其中第一逻辑树连接线专用的该等水平面系位于适于支援用于多种不同应用的复数个不同类型的积体电路元件中之一类或多类积体电路元件专用的该第三区域内;以及修改该等复数个平面,以便包含对一第二逻辑树连接线专用的至少一个水平面之支援,其中第二逻辑树连接线专用的该等水平面将至少一个n型时脉电晶体连接到适于支援用于多种不同应用的复数个不同类型的积体电路元件中之一类或多类积体电路元件专用的该第三区域。图式简单说明:第一图是采用一闩锁闸的一DOMINO逻辑电路之示意图。第二图是实施一个采用一闩锁闸的DOMINO逻辑电路之逻辑电路单元示意图。 |
