| 发明名称 |
LAYOUT VERIFYING METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT |
| 摘要 |
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| 申请公布号 |
JPH10214277(A) |
申请公布日期 |
1998.08.11 |
| 申请号 |
JP19970018232 |
申请日期 |
1997.01.31 |
| 申请人 |
HITACHI LTD;HITACHI VLSI ENG CORP |
发明人 |
NAKASHIRO KOICHI;SAKAGUCHI AKIRA;IWABUCHI MASATO |
| 分类号 |
G01R31/28;G06F17/50;H01L21/82;(IPC1-7):G06F17/50 |
主分类号 |
G01R31/28 |
| 代理机构 |
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代理人 |
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| 主权项 |
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| 地址 |
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