| 发明名称 |
METHOD AND DEVICE FOR EXECUTING VERIFICATION AFTER LAYOUT OF MICRO ELECTRONICS CIRCUIT BY FILTERING TIMING ERROR LIMIT VALUE FOR LAYOUT CRITICAL NETWORK AND COMPUTER PROGRAM PRODUCT |
| 摘要 |
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| 申请公布号 |
JPH10207937(A) |
申请公布日期 |
1998.08.07 |
| 申请号 |
JP19970251352 |
申请日期 |
1997.09.01 |
| 申请人 |
AVANT CORP |
发明人 |
RAGHAVAN BIVECK;ZIMMERMAN BRYAN ALAN |
| 分类号 |
H01L21/82;G06F17/50;(IPC1-7):G06F17/50 |
主分类号 |
H01L21/82 |
| 代理机构 |
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代理人 |
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| 主权项 |
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| 地址 |
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