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<p>본 고안은 ESD(Elector Static Discharge) 발생을 방지하는 반도체 소자에 관한 것으로 특히, 웰(Well)과 기판의 경계면에서 발생하는 ESD 발생을 방지하는데 적당한 반도체 소자의 구조에 관한 것이다. 이와 같은 본 고안에 반도체 소자의 구조는 제 1 도전형 기판; 상기 제 1 도전형 기판의 소정부분에 형성되는 제 2 도전형 웰 영역; 상기 제 1 도전형 기판과 상기 제 2 도전형 웰에 각각 형성되는 복수개의 제 1, 제 2 도전형 트랜지스터; 상기 각 트랜지스터들을 격리시키는 격리 산화막; 상기 제 1 도전형 기판과 상기 제 2 도전형 웰에 각각 형성되는 제 1, 제 2 도전형 불순물 영역; 상기 제 1 도전형 기판과 제 2 도전형 웰 영역 사이의 계면에 상기 제 1 도전형 기판쪽의 격리 산화막 하부에 제 2 도전형 이온이 형성되고 상기 제 2 도전형 웰 영역쪽의 격리 산화막 하부에 형성되는 제 1 도전형 이온을 포함하여 구성됨에 그 특징이 있다.</p> |
