| 主权项 |
1.一种半导体装置,其与提供于其外部之一第一时 钟(CLK )同步地操作,该半导体装置特征在于包含:一时钟 产生 电路(15)产生一第二时钟(CLKO)与该第一时钟(CLK)维 持 预设的相位关系;一检查电路根据时钟产生电路(15 )所产 生的至少一内部信号(CLK_F)检查该第一时钟(CLK)之 频率 ;以及一内部电路(11,12,13,14)依据检查结果来切换 操 作模式。2.如申请专利范围第1项所述之半导体装 置,特征在于该 时钟产生电路(15)包含一相位锁定回路(15A)。3.如 申请专利范围第2项所述之半导体装置,特征在于 该 相位锁定回路(15A)包含一电压控制振荡器(33)接收 一电 压信号作为一输入,且该至少一内部信号(CLK_F)包 括该 电压信号。4.如申请专利范围第1项所述之半导体 装置,特征在于该 时钟产生电路(15)包含一延迟锁定回路。5.如申请 专利范围第4项所述之半导体装置,特征在于该 延迟锁定回路包含一系列延迟元件(203)用以一预 设延迟 量使该第一时钟(CLK)延迟,且该至少一内部信号(CLK _F) 包括至少一控制信号被用以控制该系列延迟元件( 203)以 决定该延迟量。6.如申请专利范围第1项所述之半 导体装置,特征在于该 内部电路(11,12,13,14)能以一低于一预设频率之频率 在 一第一操作模式作业并以一高于该预设频率之频 率在一第 二操作模式作业,该内部电路(11,12,13,14)在该第一 操 作模式耗用之电力低于在该第二操作模式。7.如 申请专利范围第6项所述之半导体装置,特征在于 该 内部电路(11,12,13,14)包含一输入缓冲器(11)用于接 收 输入信号,且该输入缓冲器(11)在该第一操作模式 被一第 一电流量、在该第二操作模式被一第二电流量所 驱动,该 第二电流量大于该第一电流量。8.如申请专利范 围第6项所述之半导体装置,特征在于该 内部电路(11,12,13,14)包含一输入缓冲器(11B)用于接 收 输入信号,且该输入缓冲器(11B)包括:一闩型式之第 一 缓冲器(90)在该第一操作模式作业;以及一差别放 大器型 式之缓冲器(80)在该第二操作模式作业。9.如申请 专利范围第6项所述之半导体装置,特征在于该 内部电路(11,12,13,14)包含一输出缓冲器(13)用于输 出 一输出信号,且该输出缓冲器(13)在一该第一操作 模式以 一第一电力、在该第二操作模式以一第二电力驱 动该输出 信号,该第二电力大于该第一电力。10.如申请专利 范围第9项所述之半导体装置,特征在于该 输出缓冲器(13)包括输出电晶体用于输出该输出信 号,该 输出电晶体在该第二操作模式比起在该第一操作 模式具有 较宽的闸宽。11.如申请专利范围第6项所述之半导 体装置,特征在于该 内部电路(11,12,13,14)包含一内部电压产生电路(14,14 A )用以产生使用于内部半导体装置内之内部电压, 该内部 电压产生电路(14,14A)在该第一操作模式产生一第 一内部 电压并在该第二操作模式产生一第二内部电压高 于该第一 内部电压。12.如申请专利范围第6项所述之半导体 装置,特征在于该 内部电路(11,12,13,14)包含:一记忆体格阵列(141)用于 储存资料;一资料滙流排(144),用于传送由该记忆体 格 阵列(141)读取之资料;以及一放大器(145)用于放大 在该 资料滙流排(144)上之一信号,该放大器(145)在该第 一操 作模式耗用之电力比在该第二操作模式时小。13. 如申请专利范围第6项所述之半导体装置,特征在 于该 检查电路(16)在该第一时钟(CLK)之频率提高且变成 高于 一第一频率时确定一操作模式由该第一操作模式 被切换至 该第二操作模式,及在该第一时钟(CLK)之频率降低 且变 成低于一第二频率时确定一操作模式由该第二操 作模式被 切换至该第一操作模式,该第一频率高于该第二频 率。14.如申请专利范围第13项所述之半导体装置, 特征在于 该检查电路(16)包含:一闩电路(24,25)用于保存资料, 其指示该第一操作模式与该第二操作模式中之一; 以及一 控制电路用于在该第一时钟(CLK)之频率高于该第 一频率 时设定第一资料至该闩电路(24,25),在该第一时钟( CLK) 之频率低于该第二频率时设定第二资料至该闩电 路(24,25 ),并在该第一时钟(CLK)之频率介于该第一频率与该 第二 频率间时保存该闩电路(24,25)之资料。15.如申请专 利范围第1项所述之半导体装置,特征在于进 一步包含一输出波节(17)用于由该半导体装置输出 该检查 之结果。16.一种系统,用于信号传送,该系统特征 在于包含:一 滙流排(163)用于信号传送;截断电阻器(Rt),其一端 部 被连接于该滙流排(163);切换设施(161,162)被提供于 该 等截断电阻器(Rt)的另一端部与一截断电压间;以 及一半 导体装置(10A)被连接于该滙流排(163),其中该半导 体装 置(10A)包含:一时钟产生电路(15)产生一第二时钟( CLKO )与该第一时钟(CLK)维持预设的相位关系;一检查电 路根 据时钟产生电路(15)所产生的至少一内部信号(CLK_F )检 查该第一时钟(CLK)之频率;一内部电路(11,12,13,14)依 据检查结果来切换操作模式;以及一输出波节(17) 用于由 该半导体装置(10A)输出该检查之结果;其中该输出 波节( 17)输出之该检查结果被用于控制该切换设施(161, 162)以 在该高速模式中经由该截断电阻器(Rt)将该滙流排 (163) 连接至该截断电压及在该低速模式中将该滙流排( 163)由 该截断电压松开。图式简单说明:第一图为解释依 据本发 明之原理的半导体装置方块图;第二图为第一图之 DLL的 方块图;第三图为第二图之延迟线路例的电路图; 第四图 为产生第三图之P(l)至P(n)信号的第二图之移位暂 存器例 的电路图;第五图为显示于第一图之检查电路实施 例的电 路图;第六图A至第六图C为用于解释显示于第五图 之检查 电路作业的计时图;第七图为当一PLL被用于取代第 一图 之半导体装置DLL时,该PLL与一检查电路之方块图; 第八 图为显示于第一图之输入缓冲器第一实施例的电 路图;第 九图为显示于第一图之输入缓冲器第二实施例的 电路图; 第十图为显示于第一图之输入缓冲器第三实施例 的电路图 ;第十一图为显示于第一图之输出缓冲器实施例的 电路图 ;第十二图A与第十二图B分别为显示于第一图之内 部电压 产生电路之第一实施例与第二实施例的电路图;第 十三图 为显示于第一图之心电路实施例的方块图;第十四 图为显 示于第一图之放大器实施例的电路图;以及第十五 图为一 说明图,显示一系统构造,其中本发明之半导体装 置被应 用于一使用截断电阻器以截断一滙流排的系统。 |
