半导体记忆体配置之熔丝–更新–电路

摘要

本发明系关于半导体记忆体配置之熔丝-更新-电路，其在电源电压接通之后至少在一更新-周期中由设定电路对熔丝-闩锁-电路(17,19,50,56)进行设定。在熔丝-闩锁-电路(17,19,50,56)更新-周期时间，此电路须以脉冲(CLRNX，SETPX，SETPSP)进行控制，使得熔丝-闩锁-电路(17,19,50,56)之状态可被评估且只有误设定之熔丝-闩锁-电路须正确地再设定。

主权项

1.一种半导体-记忆体配置之熔丝-更新-电路,在接通电源电压之后至少在一个更新-周期中由设定电路(第1图)对熔丝-闩锁-电路进行设定,其特征为:在熔丝-闩锁-电路(17,19,50,56)之更新-周期中,设定电路(第1图)以脉冲(CLRNX,SETPX,SETPSP)控制熔丝-闩锁-电路(17,19,50,56),使熔丝-闩锁-电路(17,19,50,56)之设定状态受到评估且只有误设定之熔丝-闩锁-电路须重新正确地被设定。2.如申请专利范围第1项之熔丝-更新-电路,其中熔丝-闩锁-电路(17,19,50,56)具有三个串联之MOS-电晶体(17,19,56)及一个反相器(50),其中第一MOS-电晶体(17)是第一导电型,第二和第三MOS-电晶体(19,56)是与第一导电型相反之第二导电型,反相器(50)之输入是与第一和第二MOS-电晶体之间的连接点相连接,反相器(50)之输出是与第一或第二MOS-电晶体之闸极相连接,第三MOS-电晶体(56)之远离第二MOS-电晶体(19)之端点位于参考电位(特别是接地电位)处,第三MOS-电晶能(56)之闸极是以脉冲(CLRNX,SETPX,SETPSP)中之第一脉冲(SETPSP)来控制。3.如申请专利范围第1或第2项之熔丝-更新-电路,其中反相器(50)之输入是与由第一导电型之第四MOS-电晶体(14),第二导电型之第五MOS-电晶体(16)以及熔丝(20)所构成之串联电路相连接。4.如申请专利范围第3项之熔丝-更新-电路,其中第二(CLRNX)和第三脉冲(SETPX)分别传送至第四成第五MOS-电晶臆(14,16)之闸极。5.如申请专利范围第4项之熔丝-更新-电路,其中第一脉冲(SETPSP)是藉第三脉冲(SETPX)之反相和延迟而产生。6.如申请专利范围第3项之熔丝-更新-电路,其中反相器(50)之输入是与介于第四和第五MOS-电晶体(14,16)间之连接点相连接。7.如申请专利范围第4项之熔丝-更新-电路,其中第二脉冲(CLRNX)具有一个较第三脉冲(SETPX)还低之电位位准。8.申请专利范围第4项之熔丝-更新-电路,其中在由熔丝-更新-触发脉冲(COUN)和设定脉冲(SETDP)所构成的RAS-周期期间,在设定电路(第1圃)中之第三脉冲(SETPX)是由反相器(37,39,29)和NOR-闸(31)所构成的串联电路导出。9.申请专利范围第8项之熔丝-更新-电路,其中在由熔丝-更新-触发脉冲和清除脉冲(CLRDN)所构成的RAS-周期期间,在设定电路(第1图)中之第二脉冲(CLRNX)是由多个反相器导出。图式简单说明:第1图熔丝-设定-电路。第2图传统之熔丝-更新-电路。第2a图信号相对于时间之关系图。第3图本发明之熔丝-更新-电路。第4图各熔丝-更新-信号相对于时间之关系图。第5图在16Mbit DRAM中之熔丝-更新-电路俯视图。