| 主权项 |
1.一种半导体电路装置包含:第一和第二端点;一连接在该第一和第二端点之间的内部电路;及一至少包含一个箝制电路且在该第一和第二端点之间并接到该内部电路之保护电路,其中该箝制电路之临限电压设定成低于在该第一和第二端点之间的该内部电路之临限电压。2.如申请专利范围第1项之半导体电路装置,其中该第一和第二端点为外部端点。3.如申请专利范围第1项之半导体电路装置,其中该箝制电路包含一连接在该第一和第二端点之间的MIS电晶体,而且该MIS电晶体之闸极连接到该MIS电晶体之源极和汲极其中之一。4.如申请专利范围第1项之半导体电路装置,其中该保护电路包含:一共接线图案;一连接在该第一端点和该共接线图案之间,而且包含一当相对于该第二端点加一正电压到该第一端点时,具有第一箝制电压低于该内部电路第一临限电压的第一箝制电路之第一保护组件;及一连接在该第二端点和该共接线图案之间,而且包含一当相对于该第一端点加一正电压到该第二端点时,具有第二箝制电压低于该内部电路第二临限电压之第二箝制电路的第二保护组件。5.如申请专利范围第4项之半导体电路装置,其中该第一保护组件包含:连接在该第一端点和该共接线图案之间的该第一箝制电路;及一并接到该第一箝制电路且阴极连接到该第一端点,而阳极连接到该共接线图案之第一二极体,而且其中该第二保护组件包含:连接在该第二端点和该共接线图案之间的该第二箝制电路;及一并接到该第二箝制电路且阴极连接到该第二端点,而阳极连接到该共接线图案之第二二极体。6.如申请专利范围第5项之半导体电路装置,其中该第一箝制电路包含一其集极连接到该第一端点,而射极和基极连接到该共接线图案之第一双极性电晶体,及其中该第二箝制电路包含:一集极连接到该第二端点,而射极和基极连接到该共接线图案之第二双极性电晶体。7.如申请专利范围第5项之半导体电路装置,其中该第一箝制电路包含一阳极连接到该第一端点,而闸极和阴极连接到该共接线图案之第一闸流体,及其中该第二箝制电路包含:一集极连接到该第二端点,而射极和基极连接到该共接线图案之第二双极性电晶体。8.如申请专利范围第7项之半导体电路装置,其中该第一箝制电路还包含一阴极连接到该第一端点,而阳极连接到该共接线图案之二极体。9.一种半导体电路装置包含:一内部电路;一共接线图案;包括接地端点之多个外部端点;及多个保护组件,每一个保护组件都连接该多个外部端点之一和该共接线图案,而且还包含一箝制电路,其中各个该多个保护组件之该箝制电路分别连接到除了该接地端点以外之该多个外部端点之一,且其箝制电压高于供应到该内部电路之电源供应电压,而该保护组件之该箝制电路连接到该接地端点作为具有低于除了该接地端点箝制电路以外之箝制电路的箝制电压之接地端点箝制电路。10.如申请专利范围第9项之半导体电路装置,其中各个该多个保护组件都包含一阳极连接到该共接线图案,而阴极连接到对应外部端点的二极体。11.如申请专利范围第10项之半导体电路装置,其中连接到除了该接地端点以外之该多个外部端点的各个该多个保护组件之该箝制电路都包含一集极连接到对应之外部端点,而射极和基极连接到该共接线图案的双极性电晶体。12.如申请专利范围第10项之半导体电路装置,其中该接地端点箝制电路包含一阳极连接到该接地端点,而闸极和阴极连接到该共接线图案之闸流体。13.如申请专利范围第12项之半导体电路装置,其中该接地端点箝制电路还包含一阴极连接到该接地端点,而阳极连接到该共接线图案之二极体。14.如申请专利范围第9项之半导体电路装置,还包含一连接在该多个外部端点其中之二之间的MIS电晶体,而且该MIS电晶体之闸极系连接到该MIS电晶体的源极和汲极其中之一。15.一种半导体电路装置包含:第一和第二端点;一连接在该第一和第二端点之间的内部电路;及一至少包含一个箝制电路且在该第一和第二端点之间并接到该内部电路之保护电路,其中该箝制电路之箝制电压设定成低于在该第一和第二端点之间的该内部电路之临限电压。16.如申请专利范围第15项之半导体电路装置,其中该箝制电路包含一连接在该第一和第二端点之间的MIS电晶体,而且该MIS电晶体之闸极连接到该MIS电晶体源极和汲极的其中之一。17.如申请专利范围第15项之半导体电路装置,其中该保护电路包含:一共接线图案;一连接在该第一端点和该共接线图案之间,且包含一当相对于该第二端点加一正电压到该第一端点时,具有第一箝制电压低于该内部电路第一临限电压的第一箝制电路之第一保护组件;及一连接在该第二端点和该共接线图案之间,而且包含一当相对于该第一端点加一正电压到该第二端点时,具有第二箝制电压低于该内部电路第二临限电压之第二箝制电路的第二保护组件。18.如申请专利范围第17项之半导体电路装置,其中该第一保护组件包含:连接在该第一端点和该共接线图案之间的该第一箝制电路;及一并接到该第一箝制电路且阴极连接到该第一端点,而阳极连接到该共接线图案之第一二极体,而且其中该第二保护组件包含:连接在该第二端点和该共接线图案之间的该第二箝制电路;及一并接到该第二箝制电路且阴极连接到该第二端点,而阳极连接到该共接线图案之第二二极体。19.如申请专利范围第18项之半导体电路装置,其中该第一箝制电路包含一其集极连接到该第一端点,而射极而基极连接到该共接线图案之第一双极性电晶体,及其中该第二箝制电路包含:一集极连接到该第二端点,而射极和基极连接到该共接线图案之第二双极性电晶体。20.如申请专利范围第18项之半导体电路装置,其中该第一箝制电路包含一阳极连接到该第一端点,而闸极和阴极连接到该共接线图案之第一闸流体,及其中该第二箝制电路包含:一集极连接到该第二端,而射极和基极连接到该共接线图案之第二双极性电晶体。21.如申请专利范围第20项之半导体电路装置,其中该第一箝制电路还包含一阴极连接到该第一端点,而阳极连接到该共接线图案之二极体。图示简单说明:第一图为静电保护电路之第一传统范例的结构电路图;第二图为示于第一图之静电保护电路的第一传统范例中,保护组件之I-V特性曲线图;第三图为示于第一图之静电保护电路的第一传统范例中,内部电路之I-V特性曲线图;第四图为静电保护电路之第二传统范例的结构电路图;第五图为示于第四图之静电保护电路的第二传统范例中,保护组件之I-V特性曲线图;第六图为根据本发明第一实施例之静电保护电路的结构电路图;第七图为示于第六图之第一实施例中,静电保护电路之保护组件的I-V特性曲线图;第八图为示于第六图之第一实施例中,静电保护电路之内部电路的I-V特性曲线;第九图为根据本发明第二实施例之静电保护电路的结构电路图;第十图为示于第九图之第二实施例中,静电保护电路之保护组件的I-V特性曲线图;第十一图为根据本发明第三实施例之静电保护电路的结构电路图;及第十二图为本发明之基本观念图。 |
