| 主权项 |
1.一种用于积体电路中的静电放电保护电路,介于VDD和VSS电源线之间,该静电放电保护电路包含:一连接于该VDD和VSS电源线间的静电放电侦测装置;和一由该静电放电侦测装置所驱动,并且连接于该VDD和VSS电源线间之静电放电装置,其中该静电放电装置包含一具有一射极(emitter)和一集极(collector)之双载子电晶体,该射极和该集极分别电性连接至VSS,和VDD,其中该双载子电晶体之结构系选自包含一垂直双载子电晶体、和一厚氧化层元件的群组,并且该双载子电晶体具有一由该静电放电侦测装置所驱动之基极(base)。2.如申请专利范围第1项所述之静电放电保护电路,其中该射极和该集极电性连接至VSS和VDD电源线的方式系为直接连接。3.如申请专利范围第1项所述之静电放电保护电路,其中该双载子电晶体系由厚氧化层元件所构成,该厚氧化层元件包含一汲极区域、一源极区域和一介于该二区域间的通道区域,该通道区域系被一厚氧化层所覆盖。4.如申请专利范围第3项所述之静电放电保护电路,其中该通道区域窄到足使该厚氧化层元件操作成该双载子电晶体。5.如申请专利范围第4项所述之静电放电保护电路,其中该厚氧化层元件尚包含一作在该源极区域底下之井区,该井区系和该源极区域具有相同之极性。6.如申请专利范围第1项所述之静电放电保护电路,其中该厚氧化层元件系为一N型厚氧化层元件。7.如申请专利范围第6项所述之静电放电保护电路,其中该静电放电装置系以p型基底作成,其中该厚氧化层元件包含:一P型区域作在该P型基底中;一第一N型区域作在该P型基底中,该第一N型区域系包围该P型区域;一第二N型区域作在该P型基底中,该第二N型区域系包围该第一N型区域;和一氧化层跨接在该第一和该第二N型区域之间。8.如申请专利范围第7项所述之静电放电保护电路,其中该厚氧化层元件尚包含一第三N型区域,通过并作在该第二N型区域的下面,以形成一个N型井区的结构。9.如申请专利范围第8项所述之静电放电保护电路,其中该第三N型区域系包围该第一N型区域。10.如申请专利范围第9项所述之静电放电保护电路,其中该厚氧化层元件尚包括一第二P型区域作在该P型基底中,该第一P型区域系包围该第二N型区域。11.如申请专利范围第10项所述之静电放电保护电路,其中该第一和该第二N型区域系扩散成N+程度的浓度。12.如申请专利范围第11项所述之静电放电保护电路,其中该第一P型区域系扩散成P+程度的浓度。13.如申请专利范围第6项所述之静电放电保护电路,其中该静电放电装置系以N型基底作成,其中该厚氧化层元件包含:一P型井区作在该N型基底中;一P型区域作在该P型井区中;一第一N型区域作在该P型井区中,该第一N型区域系包围该P型区域;一第二N型区域作在该P型井区中,该第二N型区域系包围该第一N型区域;和一氧化层跨接在该第一和该第二N型区域之间。14.如申请专利范围第13项所述之静电放电保护电路,其中该第一和该第二N型区域系扩散成N+程度的浓度。15.如申请专利范围第14项所述之静电放电保护电路,其中该第一P型区域系扩散成P+程度的浓度。16.如申请专利范围第1项所述之静电放电保护电路,其中该双载子电晶体系由垂直式双载子电晶体所构成。17.如申请专利范围第16项所述之静电放电保护电路,其中该垂直式双载子电晶体系为一p-n-p元件。18.如申请专利范围第17项所述之静电放电保护电路,其中该静电放电装置系作在P型基底,该垂直式双载子电晶体包含:一N型井区作在该P型基底中;一N型区域作在该N型井区中;一第一P型区域作在该N型井区中,该第一P型区域系包围该N型区域,形成该垂直式双载子电晶体之射极;和一第第二P型区域系包围该第一N型井区。19.如申请专利范围第18项所述之静电放电保护电路,其中该第一和该第二P型区域系扩散成P+程度的浓度。20.如申请专利范围第19项所述之静电放电保护电路,其中该N型区域系扩散成N+程度的浓度。21.如申请专利范围第16项所述之静电放电保护电路,其中该垂直式双载子电晶体系为一n-p-n元件。22.如申请专利范围第21项所述之静电放电保护电路,其中该静电放电装置系作在N型基底,该垂直式双载子电晶体包含:一P型井区作在该N型基底中;一P型区域作在该P型井区中;一第一N型区域作在该P型井区中,该第一N型区域系包围该P型区域,形成该垂直式双载子电晶体之射极;和一第二N型区域作在该N型基底中,该第二N型区域系包围该P型区域。23.如申请专利范围第22项所述之静电放电保护电路,其中该第一和该第二N型区域系扩散成N+程度的浓度。24.如申请专利范围第23项所述之静电放电保护电路,其中该P型区域系扩散成P+程度的浓度。25.如申请专利范围第1项所述之静电放电保护电路,其中该静电放电侦测装置包含一串联之电阻与电容,和一耦接至该电阻与电容之反相器。26.如申请专利范围第25项所述之静电放电保护电路,其中该电容系由一NMOS元件所构成。27.如申请专利范围第26项所述之静电放电保护电路,其中该反相器系包含一串联之PMOS元件与NMOS元件所构成。28.如申请专利范围第27项所述之静电放电保护电路,其中该反相器之输出系驱动该双载子电晶体之基极。图示简单说明:第一(a-d)图系显示静电放电发生在一积体电路之输入脚或输出脚上的四种放电模式;第二图系显示一ND模式之静电放电发生在一输入垫上,因而造成内部电路遭受异常静电放电损伤的示意图;第三图系显示一ND模式之静电放电发生在一互补式金氧半积体电路之输出垫上,因而造成内部电路遭受异常静电放电损伤的示意图;第四图系显示一典型之先前技术所设计的静电放电防护电路;第五图系显示一先前技术所设计的VDD到VSS静电放电防电路之概念图;第六图系显示先前技术利用一RC时间常数所设计的VDD到VSS静电放电防护电路;第七图系显示先前技术利用更复杂的电路来侦测静电放电,所设计之VDD到VSS静电放电防护电路;第八图系显示本发明节省布局面积之VDD到VSS静电放电防护电路;第九(a-b)图系显示一N型厚氧化层元件,及其寄生双载子电晶体之元件特性;第十图系显示本发明之静电放电侦测电路的实际设计;第十一(a-b)图系显示本发明之静电放电侦测电路在静电放电情形下VESD和VB,及在正常电源电压上升情形下VB和VDD的变化示意图;第十二图系显示本发明在P型基底N型井区半导体制程之一种实施例;第十三图系显示本发明之一N型厚氧化层元件的布局实施例;第十四图系显示本发明的一完整布局实施例;第十五图系显示本发明在P型基底N型井区半导体制程之另一种实施例,其中利用到一垂直方向的双载子电晶体元件;第十六图系显示本发明在N型基底P型井区半导体制程下之一种实施例;第十七图系显示本发明在N型基底P型井区半导体制程下之另一种实施例,其中利用到一垂直方向的双载子电晶体元件。 |
