| 主权项 |
1.一种半导体积体电路,包括:第一薄膜电晶体,形成于基底上,该第一薄膜电晶体具有第一闸绝缘膜及第一闸电极;及第二薄膜电晶体,形成于基底上,该第二薄膜电晶体具有第二闸绝缘膜及第二闸电极,其中施加至该第一闸电极之第一电压的变化小于施加至第二闸电极的第二电压的变化,及其中该第一闸绝缘膜的厚度为该第二闸绝缘膜的厚度之80%或更小。2.一种半导体积体电路,包括:第一薄膜电晶体,形成于基底上,该第一薄膜电晶体具有第一闸绝缘膜及第一闸电极;及第二薄膜电晶体,形成于基底上,该第二薄膜电晶体具有第二闸绝缘膜及第二闸电极,其中施加至该第一闸电极之第一电压的变化小于施加至第二闸电极的第二电压的变化,及其中至少一层另一绝缘层会用于该第二闸绝缘膜以及包括该第一闸绝缘膜的绝缘层。3.一种半导体积体电路,包括:第一薄膜电晶体,形成于基底上,该第一薄膜电晶体具有第一闸绝缘膜及第一闸电极;及第二薄膜电晶体,形成于基底上,该第二薄膜电晶体具有第二闸绝缘膜及第二闸绝缘膜及第二闸电极,其中该第二闸绝缘膜包含第一绝缘层及第二绝缘层,其中施加至该第一闸电极之第一电压的变化小于施加至第二闸电极的第二电压的变化,其中该第一绝缘层系该第一闸绝缘膜且该第二绝缘层系由不同于该第一绝缘层之制程所形成。4.一种半导体积体电路,包括:第一薄膜电晶体,形成于基底上,该第一薄膜电晶体具有第一闸绝缘膜及第一通道区;及第二薄膜电晶体,形成于基底上,该第二薄膜电晶体具有第二闸绝缘膜及第二通道区,其中该第一闸绝缘膜的厚度为该第二闸绝缘膜的厚度之80%或更小,及其中该第一通道区的第一长度为该第二通道区的第二长度之80%或更小。5.如申请专利范围第1项之电路,其中该第一薄膜电晶体构成逻辑电路及该第二薄膜电晶体构成矩阵电路。6.如申请专利范围第1项之电路,其中该第一薄膜电晶体构成逻辑电路及该第二薄膜电晶体构成耐高电压切换电路。7.如申请专利范围第1项之电路,其中该第一薄膜电晶体构成逻辑电路及该第二薄膜电晶体构成缓冲电路。8.如申请专利范围第1项之电路,其中该第二薄膜电晶体包括利用闸绝缘膜的厚度差所形成之至少低浓度杂质区。9.如申请专利范围第3项之电路,其中该第一绝缘层具有不同于该第二绝缘层之化学组成。10.如申请专利范围第3项之电路,其中该第一绝缘层或该第二绝缘层系由热氧化所形成。11.一种制造半导体积体电路之方法,该方法包括下述步骤:形成用于第一薄膜电晶体之第一薄膜半导体区及用于第二薄膜电晶体之第二薄膜半导体区;形成第一绝缘层,覆盖该第一及二薄膜半导体区等二者;选择性地移除该第一绝缘层以去除覆盖至少该第二薄膜半导体区之所有该第一绝缘层;及形成第二绝缘层,覆盖该第一及第二薄膜半导体区等二者。12.一种制造半导体积体电路之方法,该方法包括下述步骤:形成用于第一薄膜电晶体之第一薄膜半导体区及用于第二薄膜电晶体之第二薄膜半导体区;形成第一绝缘层,覆盖该第一及第二薄膜半导体区等二者;形成第二绝缘层,覆盖该第一绝缘层;及选择性地移除该第二绝缘层以去除覆盖至少该第二薄膜半导体区之所有该第二绝缘层。13.一种制造半导体积体电路之方法,该方法包括下述步骤:形成用于第一薄膜电晶体之第一薄膜半导体区及用于第二薄膜电晶体之第二薄膜半导体区;选择性地形成第一绝缘层,以覆盖除了至少该第二薄膜半导体区之部份之外的该第一与第二薄膜半导体区等二者;及形成第二绝缘层,覆盖该第一与第二薄膜半导体区等二者。14.如申请专利范围第11项之方法,其中该第一绝缘层系由热氧化所形成。15.如申请专利范围第11项之方法,其中该第二薄膜电晶体构成逻辑电路且该第一薄膜电晶体构成矩阵电路。16.如申请专利范围第11项之方法,其中该第二薄膜电晶体构成逻辑电路且该第一薄膜电晶体构成耐高电压切换电路。17.如申请专利范围第11项之方法,其中该第二薄膜电晶体构成逻辑电路且该第一薄膜电晶体构成缓冲电路。18.如申请专利范围第11项之方法,进一步包括下列步骤:形成第一闸电极与第二闸电极,该第一闸电极具有不同于该第二闸电极之宽度,藉由掺杂,形成源极区、汲极区及复数通道,该复数通道具有不同长度。19.如申请专利范围第2项之电路,其中该第一薄膜电晶体构成逻辑电路且该第二薄膜电晶体构成矩阵电路。20.如申请专利范围第3项之电路,其中该第一薄膜电晶体构成逻辑电路且该第二薄膜电晶体构成矩阵电路。21.如申请专利范围第4项之电路,其中该第一薄膜电晶体构成逻辑电路且该第二薄膜电晶体构成矩阵电路。22.如申请专利范围第2项之电路,其中该第一薄膜电晶体构成逻辑电路且该第二薄膜电晶体构成耐高电压切换电路。23.如申请专利范围第3项之电路,其中该第一薄膜电晶体构成逻辑电路且该第二薄膜电晶体构成耐高电压切换电路。24.如申请专利范围第4项之电路,其中该第一薄膜电晶体构成逻辑电路且该第二薄膜电晶体构成耐高电压切换电路。25.如申请专利范围第2项之电路,其中该第一薄膜电晶体构成逻辑电路且该第二薄膜电晶体构成缓冲电路。26.如申请专利范围第3项之电路,其中该第一薄膜电晶体构成逻辑电路且该第二薄膜电晶体构成缓冲电路。27.如申请专利范围第4项之电路,其中该第一薄膜电晶体构成逻辑电路且该第二薄膜电晶体构成缓冲电路。28.如申请专利范围第2项之电路,其中该第二薄膜电晶体包括藉由闸绝缘膜的厚度差异而形成之至少低浓度杂质区。29.如申请专利范围第3项之电路,其中该第二薄膜电晶体包括藉由利用闸绝缘膜的厚度差异而形成之至少低浓度杂质区。30.如申请专利范围第4项之电路,其中该第二薄膜电晶体包括藉由利用闸绝缘膜的厚度差异而形成之至少低浓度杂质区。31.如申请专利范围第12项之方法,其中该第二薄膜电晶体构成逻辑电路且该第一薄膜电晶体构成矩阵电路。32.如申请专利范围第13项之方法,其中该第二薄膜电晶体构成逻辑电路且该第一薄膜电晶体构成矩阵电路。33.如申请专利范围第12项之方法,其中该第二薄膜电晶体构成逻辑电路且该第一薄膜电晶体构成耐高电压切换电路。34.如申请专利范围第13项之方法,其中该第二薄膜电晶体构成逻辑电路且该第一薄膜电晶体构成耐高电压切换电路。35.如申请专利范围第12项之方法,其中该第二薄膜电晶体构成逻辑电路且该第一薄膜电晶体构成缓冲电路。36.如申请专利范围第13项之方法,其中该第二薄膜电晶体构成逻辑电路且该第一薄膜电晶体构成缓冲电路。37.如申请专利范围第12项之方法,进一步包括下列步骤:形成第一闸电极与第二闸电极,该第一闸电极具有不同于该第二闸电极之宽度,藉由掺杂,形成源极区、汲极区及复数通道,该复数通道具有不同长度。38.如申请专利范围第13项之方法,进一步包括下列步骤:形成第一闸电极与第二闸电极,该第一闸电极具有不同于该第二闸电极之宽度,藉由掺杂,形成源极区、汲极区及复数通道,该复数通道具有不同长度。39.如申请专利范围第1项之电路,其中该第一薄膜电晶体构成高速操作之第一电路且该第二薄膜电晶体构成耐高电压之第二电路。图示简单说明:第一A图至一F图系剖面视图,显示根据第一实施例之制程;第二A图至二F图系剖面视图,显示根据第二实施例之制程;第三A图至三F图系剖面视图,显示根据第三实施例之制程;第四A图至四F图系剖面视图,显示根据第四实施例之制程;第五A图至五F图系剖面视图,显示根据第五实施例之制程;第六A图至六F图系剖面视图,显示根据第六实施例之制程;第七A图至七C图系剖面视图,显示根据第八实施例之制程;第八A图至八C图系剖面视图,显示根据第九实施例之制程;第九A图至九C图系剖面视图,显示使用树脂膜以选择性地取得热氧化物膜之第五实施例的制程;第十A图至十C图系剖面视图,显示使用树脂膜以选择性地取得热氧化物膜之第六实施例的制程;第十一A图及十一B图系显示单片主动矩阵电路之结构实施例;及第十二A图至十二D图系显示根据第十实施例之平坦面板显示器之设备的实施例。 |
