可崩应动态记忆体模组与可崩应动态记忆体模组电路板

摘要

一种可崩应的动态记忆体模组与一种可崩应的动态记忆体模组电路板，其系将崩应电路对模组电路共同设计在每一个动态记忆体模组的印刷电路板中，将知模组排列组合的电路板变更设计成不但模组可使用的电路板，并且可于大型崩应炉中崩应的电路板。此电路板设计，可同时对所有模组内的动态记忆体作崩应，崩应后又可以修护不良的积体电路，而切开后又变成可以独立使用的动态记忆体模组，因此测试量能增加，交货期短并省成本。而崩应电路与模组电路设计在同一印刷电路板上，更可省掉崩应所需的板材，降低生产成本。

主权项

1.一种可崩应动态记忆体模组,其至少包括:复数个积体电路;以及一印刷电路板,包括一模组电路层与一崩应电路层,可区分为一模组区与一假电路区,并且该模组电路层与该崩应电路层间以一接地面分开隔离;其中,该些积体电路位于该模组电路层的该模组区上,该动态记忆体模组的模组电路布局在该模组电路层中,该动态记忆体模组的崩应电路布局在该崩应电路层中,而该崩应电路层的崩应讯号经由该假电路区进入该模组电路层。2.如申请专利范围第1项所述之动态记忆体模组,其中为防天线效应,更可在该动态记忆体模组崩应和测试之后,将该假电路区切除。3.如申请专利范围第1或2项所述之动态记忆体模组,其中该些积体电路系以封装组装或晶片上板或裸晶C4焊接的型态,组装在该模组电路层的该模组区上。4.一种可崩应动态记忆体模组,其至少包括:复数个积体电路;以及一印刷电路板,为一第一模组电路层/第一崩应电路层/第二崩应电路层/第二模组电路层结构,可区分为一模组区与一假电路区,该第一模组电路层与该第二模组电路层分别位于该印刷电路板两表面,该第一模组电路层与该第一崩应电路层以一第一接地面分开隔离;该第二模组电路层与该第二崩应电路层以一第二接地面分开隔离;其中,该些积体电路分别位于该第一模组电路层与该第二模组电路层的该模组区上,该动态记忆体模组的模组电路布局分别在该第一模组电路层与该第二模组电路层中,该动态记忆体模组的崩应电路布局分别在该第一崩应电路层与该第二崩应电路层中,而该第一崩应电路层的崩应讯号经由该假电路区进入该第一模组电路层,该第二崩应电路层的崩应讯号经由该假电路区进入该第二模组电路层。5.如申请专利范围第4项所述之动态记忆体模组,其中为防天线效应,更可在该动态记忆体模组崩应和测试之后,将该假电路区切除。6.如申请专利范围第4或5项所述之动态记忆体模组,其中该些积体电路系以封装组装或晶片上板或裸晶C4焊接的型态,分别组装在该第一模组电路层与该第二模组电路层的该模组区上。7.一种可崩应动态记忆体模组电路板,可直接置于一崩应炉中,耦接一崩应讯号,对动态记忆体进行崩应;其至少包括:至少一测试区,该测试区包括一崩应讯号缓冲/分电器与复数个动态记忆体模组,其中,该些动态记忆体模组分别并联耦接该崩应讯号缓冲/分电器,该崩应讯号缓冲/分电器耦接该崩应讯号,并将该崩应讯号缓冲分配输出至该些动态记忆体模组,对该些动态记忆体模组内的动态记忆体进行崩应。8.如申请专利范围第7项所述之动态记忆体模组电路板,其中该动态记忆体模组包括:复数个积体电路;以及一印刷电路板,包括一模组电路层与一崩应电路层,可区分为一模组区与一假电路区,并且该模组电路层与该崩应电路层间以一接地面分开隔离;其中,该些积体电路位于该模组电路层的该模组区上,该动态记忆体模组的模组电路布局在该模组电路层中,该动态记忆体模组的崩应电路布局在该崩应电路层中,而该崩应讯号依序经由该崩应电路层与该假电路区进入该模组电路层,对该动态记忆体模组进行崩应。9.如申请专利范围第7项所述之动态记忆体模组电路板,其中该动态记忆体模组包括:复数个积体电路;以及一印刷电路板,为一第一模组电路层/第一崩应电路层/第二崩应电路层/第二模组电路层结构,可区分为一模组区与一假电路区,该第一模组电路层与该第二模组电路层分别位于该印刷电路板两表面,该第一模组电路层与该第一崩应电路层以一第一接地面分开隔离;该第二模组电路层与该第二崩应电路层以一第二接地面分开隔离;其中,该些积体电路分别位于该第一模组电路层与该第二模组电路层的该模组区上,该动态记忆体模组的模组电路布局分别在该第一模组电路层与该第二模组电路层中,该动态记忆体模组的崩应电路布局分别在该第一崩应电路层与该第二崩应电路层中,而该崩应讯号依序经由该第一崩应电路层与该假电路区进入该第一模组电路层,经由该第二崩应电路层与该假电路区进入该第二模组电路层,对该动态记忆体模组进行崩应。10.一种可崩应动态记忆体模组电路板,可直接置于一崩应炉中,耦接一崩应讯号,对动态记忆体进行崩应;其至少包括:至少一测试区,该测试区包括一崩应讯号缓冲/分电器与复数个动态记忆体模组,其中,该些动态记忆体模组分别并联耦接该崩应讯号缓冲/分电器,该崩应讯号缓冲/分电器耦接该崩应讯号,并将该崩应讯号缓冲分配输出至该些积体电路模组,对该些动态记忆体模组内的积体电路进行崩应。11.如申请专利范围第10项所述之积体电路模组电路板,其中该积体电路模组包括:复数个积体电路;以及一印刷电路板,包括一模组电路层与一崩应电路层,可区分为一模组区与一假电路区,并且该模组电路层与该崩应电路层间以一接地面分开隔离;其中,该些积体电路位于该模组电路层的该模组区上,该积体电路模组的模组电路布局在该模组电路层中,该积体电路模组的崩应电路布局在该崩应电路层中,而该崩应讯号依序经由该崩应电路层与该假电路区进入该模组电路层,对该积体电路模组进行崩应。12.如申请专利范围第10项所述之积体电路模组电路板,其中该积体电路模组包括:复数个积体电路;以及一印刷电路板,为一第一模组电路层/第一崩应电路层/第二崩应电路层/第二模组电路层结构,可区分为一模组区与一假电路区,该第一模组电路层与该第二模组电路层分别位于该印刷电路板两表面,该第一模组电路层与该第一崩应电路层以一第一接地面分开隔离;该第二模组电路层与该第二崩应电路层以一第二接地面分开隔离;其中,该些积体电路分别位于该第一模组电路层与该第二模组电路层的该模组区上,该积体电路模组的模组电路布局分别在该第一模组电路层与该第二模组电路层中,该积体电路模组的崩应电路布局分别在该第一崩应电路层与该第二崩应电路层中,而该崩应讯号依序经由该第一崩应电路层与该假电路区进入该第一模组电路层,经由该第二崩应电路层与该假电路区进入该第二模组电路层,对该积体电路模组进行崩应。图示简单说明:第一图是习知一种DRAM模组电路板示意图;第二图绘示依照本发明一较佳实施例的一种可崩应DRAM模组电路板架构图;第三图绘示依照本发明较佳实施例之另一种DRAM模组结构示意图;第四图绘示本发明较佳实施例之另一种DRAM模组结构示意图;第五图是以1M16DRAM为例,利用本发明设计的可崩应DRAM模组电路板上视图;第六图是以1M16 DRAM为例,制作2M32DRAM模组之电路实施图;第六ambox图为可崩应DRAM模组电路板对崩应炉的接脚对应图;EM第六b图为崩应电路图;EM第六c图为DRAM模组接脚对应 EM图;以及EM第六d图为DRAM模组内的电路 EM图。