| 主权项 |
1.一种半导体记忆装置,其具备:复数之记忆库,各别具有复数之记忆格且互相独立被驱动至活性/非活性状态;与上述复数记忆库各别相对应被设置之复数之前置放大机构,此等机构各别在活性化时放大所对应之记忆库中选出之记忆格之资料;与上述复数前置放大机构各别相对应被设置之被用以保持所对应之前置放大机构之资料之复数之读出暂存机构,此等机构各别包含复数之互相并联被设置之闩扣机构,此项闩扣机构被用以响应所对应之前置放大机构之活性化而顺次闩扣上述所对应之前置放大机构之输出资料;与上述复数读出暂存机构各别相对应被设置之复数之转送机构,此等机构各别响应所对应之前置放大机构之活性化而顺次选择转送所对应之读出暂存机构所闩扣之资料;以及响应一记忆库特定信号选择一转送机构所转送之资料后往装置外部予以输出之输出机构,该转送机构系前述复数转送机构中与该记忆库特定信号所特定之一记忆库相对应设置之一转送机构者。2.如申请专利范围第1项之半导体记忆装置,其中该输出机构具备:对该等复数记忆库共同设置之被用以选择、收纳及闩扣一转送机构之输出资料之资料闩扣器,该转送机构系与依照该记忆库特定信号所特定之记忆库相对应设置之一转送机构;以及输出缓冲电路,被用以闩扣由该资料闩扣器输出之资料后往装置外部予以输出者。3.如申请专利范围第1或2项之半导体记忆装置,其中该半导体记忆装置与一从外部反覆供给之时钟信号同步输出所选之记忆格资料,且该等复数之转送机构各别包括:响应该项所对应之前置放大机构之活性而将被储存于该项所对应之读出暂存机构内之资料按该时钟信号之1时钟周延迟转送之机构者。4.如申请专利范围第2项之半导体记忆装置,其中该装置与时钟信号同步地向装置外部输出所选之记忆格资料,且该输出缓冲电路包括:在该资料闩扣器之资料闩扣后经过时钟信号之1时钟周之后将由该资料闩扣器供给之资料予以收纳、闩扣且输出之机构者。5.如申请专利范围第1项之半导体记忆装置,其中该等复数之读出暂存机构各别具备:关于所对应之前置放大机构互相并联被设置之第一及第二转送闩扣器,其被用以响应该项所对应之前置放大机构之活性化而将交互被供给之资料予以收纳而闩扣者。6.如申请专利范围第5项之半导体记忆装置,其中该等复数之转送机构各别包括:与该等第一及第二转送闩扣器相对应并联被设置之第一及第二转送电路,被用于在与该等第一及第二转送闩扣器之资料收纳动作相反之态样下转送上述第一及第二转送闩扣器之闩扣资料者。7.如申请专利范围第1项之半导体记忆装置,其中该半导体记忆装置与从外部反覆供给之时钟信号同步向装置外部输出资料,一读出暂存机构。又具备:依照CAS潜伏期资料将该等复数之读出暂存机构中之一读出暂存机构所含之复数闩扣机构中之一个闩扣机构设定于可使所供给之资料以原状通过之直通状态并且使残余之闩扣机构之资料收纳及闩扣动作停止之机构,其中该CAS潜伏期资料为指示从供给一资料读出指示信号后对装置外部输出有效资料为止之上述时钟信号之周数之资料,而上述一读出暂存机构系与被活性化之前置放大机构相对应被设置者。8.如申请专利范围第7项之半导体记忆装置,其又具备:依照该项CAS潜伏期资料决定该等复数之转送机构及该输出机构之活性化时机之机构者。9.如申请专利范围第1项之半导体记忆装置,其中该等复数之前置放大机构各别包括:在活性化时产生互补之资料而予以转送给所对应之读出暂存器之机构者。10.如申请专利范围第1项之半导体记忆装置,其中该等复数之读出暂存器之各闩扣机构包括:响应该项所对应之前置放大机构之活性化而选择地形成输出高阻抗状态之计时反相器者。11.如申请专利范围第1项之半导体记忆装置,其中该等转送机构各别包括互补资料之传输机构者。12.如申请专利范围第1项之半导体记忆装置,其又具备:被设在各该读出暂存机构之输出节点上之机构,被用以响应所对应之输送机构之资料输送之完成而将上述输出节点预设在指定电位者。13.如申请专利范围第2项之半导体记忆装置,其又具备:响应该项资料闩扣器之对该输出缓冲器电路之转送资料之完成而将上述资料闩扣器之输入节点预设在指定电位之机构者。14.如申请专利范围第1项之半导体记忆装置,其又具备:各别被设在该项复数记忆库之各记忆库上之复数解码器,被用以依照活性化时被供给之位址信号来选择所对应之记忆库之被指定位址之记忆格;对该等复对记忆库共同被设置之机构,被用以响应出入指示信号而产生一解码器活性化信号;以及与上述复数之解码器各别相对应被设置之复数之解码器活性化机构,被用以响应上述解码器活化信号及记忆库指定信号使所对应之解码器活性化者。15.如申请专利范围第14项之半导体记忆装置,其中该等复数之记忆库各别包括复数之内部资料滙流排,具该等复数之前置放大机构各别包括,为所对应之记忆库之复数内部资料滙流排而各别设置之依照该项解码器所供给之一滙流排选择信号被活性之复数之前置放大器者。图示简单说明:第一图为展示依照本发明实施形态1之SDRAM之要部构成之图。第二图为展示该第一图所示之资料读出部之动作之时序图。第三图为概略展示该第一图所示之转送控制信号产生部之构成之图。第四图为展示该第三图所示之分频电路之构成之一例之图。第五(A)及(B)图均为展示该第四图所示之分频电路之动作之时序图。第六图为展示该第三图所示之控制信号产生电路构成之一例之图。第七(A)至(C)图均为展示该第六图所示控制信号产生电路之动作时序图。第八图为展示该第三图所示产生一转送时钟信号之电路之构成之一例之图。第九图为展示该第八图所示转送时钟产生部之动作之时序图。第十图为展示该第三图所示之1时钟移位电路及控制信号产生电路之构成之一例之图。第十一图为展示该第十图所示电路之动作之时序图。第十二图为展示该第十图所示电路之动作之时序图。第十三图为展示该第八图所示之正反器及潜伏期计数器之构成之图。第十四图为展示该第十三图所示电路之动作之时序图。第十五图为概略展示依照本发明之SDRAM之控制信号产生部之构成之图。第十六图为展示该第十五图所示之库活性化电路之构成一例之图。第十七图为展示该第十六图所示之库活性化电路之动作之时序图。第十八图为展示该第十五图所示之局部转送控制信号产生电路之构成之图。第十九图为展示该第十八图所示之局部转送控制信号产生电路之动作之时序图。第二十图为概略展示该第十五图所示之局部转送控制信号产生电路之另一部分之构成之图。第二一图为展示该第二十图所示之局部转送控制信号产生电路之动作之时序图。第二二图为展示该第二十图所示之局部转送控制信号产生电路之动作之时序图。第二三图为概略展示该第十五图所示之局部转送控制信号产生电路之另一不同部分之构成之图。第二四图为展示该第二三图所示之局部转送控制信号产生电路之动作之时序图。第二五图为展示该第二三图所示之局部转送控制信号产生电路之动作之时序图。第二六图为展示该第二三图所示之局部转送控制信号产生电路之动作之时序图。第二七图为概略展示依照本发明之SDRAM之行选择之构成之图。第二八图为概略展示该第二七图所示之前置放大器控制电路之构成之一例之图。第二九图为概略展示该第二七图所示之前置放大器群之构成之图。第三十图为概略展示依照本发明之SDRAM之全体构成之图。第三一图为概略展示该第三十图所示配置中之活性化信号关联部分之配置之图。第三二图为概略展示依照本发明之资料转送部之各记忆库之配置之图。第三三图为概略展示依照本发明实施形态2之SDRAM之资料转送部之构成之图。第三四图为展示该第三三图之资料转送部之具体构成例之图。第三五图为概略展示依照本发明实施形态3之SDRAM之资料转送部之构成之图。第三六图为展示该第三五图所示之预设指示信号INIT2产生部之构成一例之图。第三七图为展示该第三五图所示之预设指示信号产生部之动作之时序图。第三八图为展示该第三五图所示之产生预设指示信号INIT3之部构成例之图。第三九图为展示该第三五图所示电路之动作之时序图。第四十图为概略展示本发明实施形态3之变更例之构成之图。第四一图为概略展示该第四十图所示之预设指示信号产生部之构成之图。第四二图为展示该第四一图所示电路之动作之时序图。第四三图为概略展示依照本发明实施形态4之SDRAM之要部构成之图。第四四图为概略展示本发明实施形态4之变更例1之构成之图。第四五图为概略展示本发明实施形态4之变更例2之构成之图。第四六(A)及(B)图均为展示本发明中使用之转送闸之构成之图。第四七图为展示习知SDRAM之资料读出/写入动作之时序图。第四八图为概略展示习知SDRAM之资料读出部之构成之图。第四九图为展示该第四八图所示之SDRAM之资料读出动作之时序图。第五十图为概略展示习知SDRAM之记忆阵列之配置之图。第五一图为用以说明该第五十图中之阵列配置之问题之图。第五二图为用以说明该第五十图中之阵列配置之问题之图。 |
