| 主权项 |
1.一种结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其步骤系包含:a.形成场氧化区域于半导体基板上;b.连续形成闸氧化层和无搀杂复晶矽层于所述半导体基板表面;c.定义出记忆区域和逻辑区域;d.对记忆区域进行离子布植,调整所述记忆区域之复晶矽层浓度,获得适当的工作电压;e.形成一层覆盖氧化层于所述记忆区域复晶矽层表面;f.定义出闸极图案;g.形成源/汲极区域;h.形成第一介电层侧壁子于所述闸极的两侧;i.形成一层第二介电层于所述记忆区域;j.在所述逻辑区域闸、源和汲极表面形成一金属矽化物层;k.形成一层中间介电层于整个基板表面,并形成与所述记忆区域源/汲极之接触开口;以及l.沈积一层导电层于接触开口内。2.如申请专利范围第1项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述步骤g系形成源/汲极区域之淡搀杂区,并于步骤h之后再增加一形成源/汲极区域之浓搀杂区的步骤,而构成LDD结构。3.如申请专利范围第1项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述半导体基板系为矽晶圆。4.如申请专利范围第1项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述无搀杂复晶矽层,其厚度介于500到3000埃之间。5.如申请专利范围第1项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述于记忆区域进行离子布植的步骤,系植入磷离子,其植入能量为20到60keV之间,植入剂量则介于1E15到1E16离子/平方公分之间。6.如申请专利范围第1项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述源/汲极区域之离子布植,其离子植入能量为20到80keV之间,离子植入剂量则介于1E15到5E15离子/平方公分之间。7.如申请专利范围第1项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述第一介电层是四乙氧基矽烷(TEOS),其厚度介于1000到3000埃之间。8.如申请专利范围第1项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述第二介电层是氮化矽(SiN),其厚度介于100到500埃之间。9.如申请专利范围第1项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述步骤j系以自行对准矽化法(salicide)达成。10.如申请专利范围第1项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述金属矽化物层是矽化钛(TiSi2)。11.如申请专利范围第1项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述金属矽化物层之金属是选自钛、钴(Co)、铂(Pt)族群之一。12.如申请专利范围第1项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述步骤k系以自行对准接触法(selfalign contact;SAC)达成。13.如申请专利范围第1项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述步骤k于形成一层中间介电层后,续行一介电层平坦化之步骤。14.如申请专利范围第13项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述介电层平坦化之步骤,系以化学机械研磨法(CMP)达成。15.如申请专利范围第1项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述记忆区域与逻辑区域在不同的工作电压下工作。16.一种结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其步骤系包含:a.形成场氧化区域于半导体基板上;b.形成闸氧化层于所述半导体基板表面;c.定义出记忆区域和逻辑区域;d.分别形成无搀杂复晶矽层和搀有杂质复晶矽层于所述逻辑区域和记忆区域之闸氧化层表面,以获得适当的工作电压;e.形成一层覆盖氧化层于所述记忆区域复晶矽层表面;f.形成闸定义出闸极图案;g.形成源/汲极区域;h.形成第一介电层侧壁子于所述闸极的两侧;i.形成一层第二介电层于所述记忆区域;j.在所述逻辑区域闸、源和汲极表面形成一金属矽化物层;k.形成一层中间介电层于整个基板表面,并形成与所述记忆区域源/汲极之接触开口;以及l.沈积一层导电层于接触开口内。17.如申请专利范围第16项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述步骤g系形成源/汲极区域之淡搀杂区,并于步骤h之后再增加一形成源/汲极区域之浓搀杂区的步骤,而构成LDD结构。18.如申请专利范围第16项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述半导体基板系为矽晶圆。19.如申请专利范围第16项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述复晶矽层,其厚度介于500到3000埃之间。20.如申请专利范围第16项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述第一介电层是四乙氧基矽烷(TEOS),其厚度介于1000到3000埃之间。21.如申请专利范围第16项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述第二介电层是氮化矽(SiN),其厚度介于100到500埃之间。22.如申请专利范围第16项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述步骤j系以自行对准矽化法(salicide)达成。23.如申请专利范围第16项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述金属矽化物层是矽化钛(TiSi2)。24.如申请专利范围第16项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述金属矽化物层之金属是选自钛、钴(Co)、铂(Pt)等族群之一。25.如申请专利范围第16项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述步骤k系以自行对准接触法(selfalign contact;SAC)达成。26.如申请专利范围第16项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述步骤k于形成一层中间介电层后,续行一介电层平坦化之步骤。27.如申请专利范围第26 项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述介电层平坦化之步骤,系以化学机械研磨法(CMP)达成。28.如申请专利范围第16项之结合记忆与逻辑功能于同一小晶片的积体电路制造方法,其中所述记忆区域与逻辑区域在不同的工作电压下工作。图示简单说明:第一图至第八图为本发明实施例之制程剖面图。第一图为本发明实施例于形成无搀杂矽薄膜后的剖面图。第二图为本发明实施例于进行离子布植将记忆区域之无搀杂矽薄膜加入杂质形成复晶矽层后的剖面图。第三图为本发明实施例于记忆区域形成覆盖氧化层后的剖面图。第四图为本发明实施例于定义闸极后的剖面图。第五图为本发明实施例于形成源/汲极区域和第二介电层后的剖面图。第六图为本发明实施例于逻辑区域第二介电层除去后的剖面图。第七图为本发明实施例于逻辑区域形成金属矽化物层后的剖面图。第八图为本发明实施例结合记忆与逻辑功能于同一小晶片的完成剖面图。第九图、第三图至第八图为本发明替代实施例之制程剖面图。第九图为本发明替代实施例分别形成搀有杂质复晶矽层和无搀杂复晶矽层于所述记忆区域和逻辑区域之闸氧化层表面后的剖面图。 |
