| 主权项 |
1.一种包括第一种复数个可定址之记忆体装置回应于第一及第二时序信号以起动一个或多个被选择的装置之半导体记忆体模组,其特色在于该记忆体模组包括第二种复数个可替代特定的一些该第一种复数个记忆体装置并且回应各自相关于该第一及第二时序信号之第三及第四时序信号的可定址记忆体装置,以及回应于一个或多个所接收的时序信号以产生至少其中一种该第三及该第四时序信号之控制装置。2.如申请专利范围第1项的一种半导体记忆体模组,其特色在于该控制装置包括改变该第一及第三时序信号至少其中一种的相关时序以及改变该第二及第四时序信号至少其中一种的相关时序之装置。3.如申请专利范围第2项的一种半导体记忆体模组,其特色在于改变相关时序之该装置包括延迟装置。4.如申请专利范围第3项的一种半导体记忆体模组,其特色在于该延迟装置包括一个逻辑闸配置。5.如申请专利范围第4项的一种半导体记忆体装置,其特色在于逻辑闸配置系一个AND闸(及闸)。6.如申请专利范围第4项的一种半导体记忆体装置,其特色在于该逻辑闸配置系一个OR闸(或闸)。7.如申请专利范围第4项的一种半导体记忆体模组,其特色在于该逻辑闸配置系一个NAND闸(非及闸)。8.如申请专利范围第4项的一种半导体记忆体模组,其特色在于该逻辑闸配置系一个NOR闸(非或闸)。9.一种结合依据申请专利范围第1项到第8项中任何一项的半导体记忆体模组之电脑。图示简单说明:第一图显示一个用于SIMM之代表性的先期写入时序图;第二图显示一个用于被用来当作替代记忆体的记忆体装置之代表性的后期写入时序图;第三图显示一个用于短CAS低时间和相关之被修改的CAS信号之代表性的后期写入时序图;及第四图显示一个用于长CAS低时间和相关之被修改的CAS信号之典型的晚期写入时序图;及第五图系结合一个依据本发明之特别实施例的记忆体模组之主电脑的配置示意图。 |
