| 主权项 |
1.一种记忆体装置,包含:第一和第二个记忆体单元阵列,每个阵列有多个行和多个列;一个位址缓冲器具有多个输入耦接以接收外部位址资讯;一个预先解码器具有多个输入分别耦接到该位址缓冲器多个输出;第一个锁闩和第二个锁闩,每个锁闩具有一输入耦接到该预先解码器的输出;且第一和第二行解码器其输出分别耦接到该记忆体单元的第一和第二阵列以驱动多个行,且其输入分别耦接到该第一和第二个锁闩的输出。2.如申请专利范围第1项之记忆体装置,其中更包含CAS缓冲器来产生内部行位址选通(cas)信号组成第一和第二个内部的cas信号以回应外部的CAS信号。3.如申请专利范围第2项之记忆体装置,其中位址缓冲器接收内部cas信号,其系由第一和第二个内部cas信号组成。4.如申请专利范围第2项之记忆体装置,其中该第一和第二个锁闩分别接收第一和第二个内部cas信号。5.如申请专利范围第3或第4项之记忆体装置,其中该第一和第二个内部cas信号分别回应于外部CAS信号之各个上升和下降的边缘而产生。6.如申请专利范围第1到第4项之任一项之记忆体装置,其中该第一个锁闩产生第一个内部行位址信号以响应于来自该预先解码器之预先解码的内部行位址信号和第一个内部cas信号。7.如申请专利范围第1到第4项之任一项之记忆体装置,其中该第二个锁闩产生第二个内部行位址信号以响应于来自该预先解码器之预先解码的内部行位址信号和第二个内部cas信号。8.如申请专利范围第1到第4项之任一项之记忆体装置,其中当第一个cas信号在逻辑的高位变成低位时,该第一个锁闩乃调整以响应于来自该预先解码器接收预先解码的内部行位址信号,且当第一个cas信号在逻辑的低位变成高位时产生了第一个内部行位址信号。9.如申请专利范围第1到第4项之任一项之记忆体装置,其中当第二个cas信号在逻辑的高位变成低位时,该第二个锁闩乃调整以响应于来自该预先解码器接收预先解码的内部行位址信号,且当第二个cas信号在逻辑的低位变成高位时产生了第二个内部行位址信号。图示简单说明:第一图为例举传统的记忆体装置之结构的方块图;第二图为例举第一图中传统记忆体之操作的时序图;第三图为例举依照本发明之具体实施例的记忆体装置的结构之方块图;第四图为例举第三图中之记忆体装置之操作的时序图;第五图为第三图中行位址选通棒状缓冲器中内部行位址选通信号产生器的电路图;第六图为第三图中左右锁闩电路的电路图。 |
