| 主权项 |
1.一种记忆体系统,包含:一记忆体单元阵列,具有连接至记忆体单元之复数字元线;一闩锁电路,可回应一位址信号而用以接收及并闩锁一第一控制信号,且用以输出一第二控制信号;以及一解码器,当在接收第二控制信号时可回应一位址信号用以在该字元线中选取一字元线;其中该闩锁电路含有:一第一闩锁部分,用以在第一时脉信号之第一周期时闩锁第一控制信号;及一第二闩锁部分,用以在第一时脉信号之第二周期时闩锁第一控制信号。2.如申请专利范围第1项之系统,其中该闩锁电路尚包含一内部时脉产生部分,用以根据第一控制信号来产生第二及第三控制信号,该第一及第二闩锁部分可分别回应第二及第三时脉信号而闩锁该第一控制信号。3.如申请专利范围第2项之系统,其中该内部时脉产生部分包含:一内部时脉产生器,藉利用第一时脉信号来产生一第一内部时脉信号;一计数器,用以接收第一内部时脉信号及用以产生周期大于第一内部时脉信号之第二内部时脉信号;一第一NAND(反及)逻辑电路,具有一第一输入用以接收第一内部时脉信号及具有一第二输入用以接收第二内部时脉信号,及一输出用以输出第二时脉信号;以及一第二NAND(反及)逻辑电路,具有一第一输入用以接收第一内部时脉信号及具有一第二输入用以接收第二内部时脉信号之反相信号,及一输出用以输出第三时脉信号。4.如申请专利范围第3项之系统,其中该第一闩锁部分包含一第一电路,具有用以接收第二时脉之一时脉输入节点、接收第一控制信号之一资料输入节点及输出第二控制信号之一资料输出节点。5.如申请专利范围第4项之系统,其中该第二闩锁部分包含一第二电路,具有用以接收第二时脉之一时脉输入节点、接收第一控制信号之一资料输入节点及输出第二控制信号之一资料输出节点。6.如申请专利范围第5项之系统,其中该计数器包含:一第三电路,具有用以接收第一时脉之一时脉输入节点、接收第二内部时脉之一资料输入节点及一资料输出节点;以及一第一反相器,用以接收该第三电路之该资料输出节点之一输出,且用以输出第二内部时脉信号。7.如申请专利范围第6项之系统,其中该第一、第二及第三电路分别包含:一第一金氧氧化物半导体(MOS)电晶体,具有一闸极连接至该时脉输入节点,及在该资料输入节点及一第二反相器之输入间连接有一源极-汲极路径;一第三反相器,具有一输入连接至该时脉输入节点;一第二MOS电晶体,具有一闸极连接至该第三反相器之输出,及在该资料输入节点及一第二反相器之输入间连接有一源极-汲极路径;一第四反相器,具有一输入连接至该第二反相器之输出;一第三MOS电晶体,具有一闸极连接至该第三反相器之输出,及在该第二反相器之输入及该第四反相器之该输出间连接有一源极-汲极路径;一第四MOS电晶体,具有一闸极连接至该时脉输入节点,及在该第二反相器之输入及该第四反相器之该输出间连接有一源极-汲极路径;一第五MOS电晶体,具有一其闸极连接至该时脉输入节点;一第五反相器,耦合于该第五MOS电晶体,该第五MOS电晶体在该第二反相器之该输出及第五反相器之一输入间连接有一源极-汲极路径;一第六MOS电晶体,具有一闸极连接至该第三反相器之该输出,及在该第二反相器之该输出及该第五反相器之该输入间连接有一源极-汲极路径;一第六反相器,具有一输入连接至该第五反相器之一输出;一第七MOS电晶体,具有一闸极连接至该第三反相器之该输出,及在该第五反相器之该输入及该第六反相器之一输出间有一源极-汲极路径;一第八MOS电晶体,具有一闸极连接至该时脉输入节点,及在该第五反相器之该输入及该第六反相器之该输出间连接有一源极-汲极路径;其中该第五反相器之该输出连至该资料输出节点。8.如申请专利范围第7项之系统,其中该第一、第二、第三、第六及第八MOS电晶体分别包含一第一导电型MOS电晶体;以及该第二、第四、第五及第七MOS电晶体分别包含一第二导电型MOS电晶体。9.如申请专利范围第8项之系统,其中该第一导电型含有一N型;以及该第二导电型含有一P型。10.如申请专利范围第9项之系统,其中该内部时脉产生器包含:一延迟电路,用以接收第一时脉信号及用以输出一延迟信号;一第三NAND逻辑电路,具有用以接收第一时脉信号之一第一输入及用以接收延迟信号之一第二输入;以及一第七反相器,用以接收该第三NAND逻辑电路之一输出及用以输出第一内部时脉信号。11.如申请专利范围第1项之系统,其中该系统系形成于一单晶片中。12.如申请专利范围第1项之系统,其中该第一时脉信号及第一控制信号系由晶片外之中央处理单元所输出。13.如申请专利范围第2项之系统,其中该内部时脉产生部分包含:一内部时脉产生器,用以根据第一时脉信号来产生一第一内部时脉信号;一计数器,用以接收第一内部时脉信号及用以产生一具有周期大于第一内部时脉信号之第二内部时脉信号;一第一NAND逻辑电路,具有一第一输入用以接收第一内部时脉信号,及具有一第二输入用以接收第二内部时脉信号;一第二NAND逻辑电路,具有一第一输入用以接收第一内部时脉信号,及具有一第二输入用以接收第二内部时脉信号之一反相信号;一第一NOR(反或)逻辑电路,具有一第一输入用以接收第二内部时脉信号,及具有一第二输入用以接收第一内部信号之一反相信号;一第二NOR逻辑电路,具有一第一输入用以接收第二内部时脉信号之反相信号,及具有一第二输入用以接收第一内部信号之一反相信号;一第一金属氧化物半导体(MOS)电晶体,具有一闸极用以接收该第一NAND逻辑电路之一输出,及具有在一第一参考电压及一第一节点间连接有源极-汲极路径;一汲极路径;一第二MOS电晶体,具有一闸极用以接收该第一NAND逻辑电路之一输出,及具有在一第二参考电压及该第一节点间连接有一源极-汲极路径;一第三MOS电晶体,具有一闸极用以接收该第二NAND逻辑电路之一输出,及具有在该第一参考电压及一第二节点间连接有一源极-汲极路径;一第四MOS电晶体,具有一闸极用以接收连至该第二NOR逻辑电路之一输出,及具有在该第二参考电压及该第二节点间有连接有一源极-汲极路径;其中第二时脉信号系由该第一节点输出,而第三时脉信号系由该第二节点输出。14.如申请专利范围第13项之系统,其中该第一闩锁部分包含:一第一闩锁信号产生器,用以接收第二时脉信号及用以输出一第一闩锁信号;以及一第一电路,具有用以接受第一闩锁信号之一时脉输入节点、用以接收第一控制信号之一资料输入节点及一用以输出第二控制信号之资料输出节点。15.如申请专利范围第14项之系统,其中该第二闩锁部分包含:一第二闩锁信号产生器,用以接收第三时脉信号及用以并输出一第二闩锁信号;以及一第二电路,具有用以接受第二闩锁信号之时脉输入节点、用以接收第一控制信号之一资料输入节点,及一用以输出第二控制信号之资料输出节点。16.如申请专利范围第15项之系统,其中该第一闩锁信号产生器包含:一第一延迟电路,用以接收第二时脉信号及用以输出一第一延迟信号;以及一第三NAND逻辑电路,具有一第一输入用以接收第二时脉信号,及具有一第二输入用以接收第一延迟信号;其中第一闩锁信号系由该第三NAND逻辑电路输出。17.如申请专利范围第16项之系统,其中该第二闩锁信号产生器包含:一第二延迟电路,用以接收第三时脉信号及用以输出一第二延迟信号;以及一第四NAND逻辑电路,具有一第一输入用以接收第三时脉信号,及具有一第二输入用以接收第二延迟信号;其中第二闩锁信号系由该第四NAND逻辑电路输出。18.如申请专利范围第17项之系统,其中该计数器包含:一第三电路,具有一用以接收第一内部时脉信号之时脉输入节点、用以接收第二内部时脉信号之一资料输入节点及一资料输出节点;以及一第一反相器,用以接收该第三电路之该资料输出节点之一输出,及用以输出第二内部时脉信号。19.如申请专利范围第18项之系统,其中该第一、第二及第三电路分别包含:一第五金属氧化物半导体(MOS)电晶体,具有一闸极连接至该时脉输入节点;一第二反相器,耦合于该第一MOS电晶体;该第一MOS电晶体在该资料输入节点及该第二反相器之一输入间连接有一源极-汲极路径;一第三反相器,具有一输入连至该时脉输入节点;一第六MOS电晶体,具有一其闸极连接至该第三反相器之一输出,及在该资料输入节点及第二反相器之该输入间连接有一源极-汲极路径;一第四反相器,具有一输入连接至该第二反相器之一输出;一第七MOS电晶体,具有一闸极连至该第三反相器之该输出,及在该第二反相器之该输入及第四反相器之该输出间连接有一源极-汲极路径;一第八MOS电晶体,具有一闸极连接至该时脉输入节点,及在该第二反相器之该输入及第四反相器之该输出间连接有一源极-汲极路径;一第九MOS电晶体,具有一闸极连接至该时脉输入节点,及在该第二反相器之该输出及第五反相器之一输入间连接有一源极-汲极路径;一第十MOS电晶体,具有一闸极连接至该第三反相器之该输出,及在该第二反相器之该输出及该第五反相器之该输入间连接有一源极-汲极路径;一第六反相器,具有一输入连接至该第五反相器之一输出;一第十一MOS电晶体,具有一闸极连接至该第三反相器之该输出,及在该第五反相器之该输入及该第六反相器之一输出间连接有一源极-汲极路径;一第十二MOS电晶体,具有一闸极连接至该时脉输入节点,及在该第五反相器之该输入及该第六反相器之该输出间连接有一源极-汲极路径;其中该第五反相器之该输出系连接至该资料输出节点。20.mbox如申请专利范围第19项之系统,其中该第五、第七、第十及第十二MOS电晶体分别包含一第一导电型MOS电晶体;以及该第六、第八、第九及第十一MOS电晶体分别包含一第二电导型MOS电晶体。21.如申请专利范围第20项之系统,其中该第一导电型含有一N型;以及该第二导电型含有一P型。22.如申请专利范围第21项之系统,其中该内部时脉产生器包含:一延迟电路,用以接收第一时脉信号及用以输出一延迟信号;一第五NAND逻辑电路,具有一用以接收第一时脉信号之第一输入及一用以接收延迟信号之第二输入;以及一第七反相器,用以接收该第三NAND逻辑电路之一输出及用以输出第一内部时脉信号。23.如申请专利范围第22项之系统,其中第一时脉信号及第一控制信号系由晶片外之中央处理单元所输出。24.一种闩锁电路,包含:一第一闩锁部分,用以在一第一时脉信号之第一周期时闩锁一第一控制信号及用以输出一第二控制信号;以及一第二闩锁部分,用以在一第一时脉信号之第二周期时闩锁第一控制信号,及用以输出第二控制信号。25.如申请专利范围第24项之电路,其中尚包含一内部时脉产生部分,用以根据第一控制信号来产生第二及第三时脉信号,其中该第一及第二闩锁部分可分别回应第二及第三时脉信号而闩锁该第一控制信号。图示简单说明:第一图说明习知之记忆体系统;第二图系显示第一图记忆体系统中之RAS闩锁电路10(及CAS闩锁电路11及WE闩锁电路)之电路图;第三图系显示第二图之记忆体系统中之RAS闩锁电路10(及CAS闩锁电路11及WE闩锁电路)之电路图;第四图系显示第三图中内部时脉产生器101之电路图;第五(a)及五(b)图系显示说明第三图之闩锁电路907;第六图第三图之记忆体系统中之RAS闩锁电路10(及CAS闩锁电路11及WE闩锁电路)之在5-ns时脉周期下之时序图;第七图系显示第三图之记忆体系统中之RAS闩锁电路10(及CAS闩锁电路11及WE闩锁电路)之在4-ns时脉周期下之时序图;第八图系显示根据本发明第一实施例之内部时脉产生部分之电路图;第九图系显示第八图中计数器103之电路图;第十图系显示根据本发明第一实施例之闩锁电路部分之电路图;第十一图系显示本发明第一实施例在4-ns周期下之闩锁电路部分及内部时脉产生部分之时序图;第十二图系显示根据本发明第二实施例之内部时脉产生部分之电路图;第十三图系显示本发明第二实施例之闩锁电路部分之电路图;第十四图系显示第十三图中闩锁信号产生器312(313)电路图;及第十五图系显示本发明第二实施例在4-ns周期下之闩锁电路部分及内部时脉产生部分之时序图。 |
