| 主权项 |
1.一种半导体积体电路装置之制造方法,其主要是一在具有相对段差较低的第1领域与相对段差较高的第2领域的半导体基板上形成多层配线之半导体积体电路装置之制造方法,其特征在于包括:(a)当在相对段差较低之第1领域的第1绝缘膜上形成第1层配线后,则将用于覆盖上述第1层配线的第2绝缘膜堆积在第1领域以及第2领域的工程;(b)对相对段差较高之第2领域之上述第2绝缘膜进行回蚀刻(etch back)的工程;(c)将SOG膜涂布在上述第2绝缘膜上,接着则在上述SOG膜上堆积第3绝缘膜的工程及;(d)除了在上述第1领域之第3绝缘膜上形成第2层配线外,也在上述第2领域的第3绝缘膜上形成第2层配线的工程。2.如申请专利范围第1项之半导体积体电路装置之制造方法,上述SOG膜可因应所需进行回蚀刻。3.如申请专利范围第1项之半导体积体电路装置之制造方法,上述第2绝缘膜以及上述第3绝缘膜是一藉由电浆CVD法而堆积的氧化矽膜。4.一种半导体积体电路装置之制造方法,其主要是一备有在形成在半导体基板上之记忆单元选择用MISFET配置储存资料用电容元件之堆积电容器(stocked capacitor)构造之记忆单元之DRAM的半导体积体电路装置的制造方法,其特征在于包括:(a)当在半导体基板上形成记忆单元选择用MISFET以及周边电路之MISFET后,则在上述记忆单元选择用MISFET的上部形成上述储存资料电容元件的工程;(b)当在上述储存资料用电容元件的上部形成位元线后,则堆积用于覆盖上述位元线之第1绝缘膜的工程;(c)当在上述周边电路之MISFET之上层的上述第1绝缘膜上形成第1层配线后,则堆积用于覆盖上述第1层配线之第2绝缘膜的工程;(d)对位在上述位元线之上层的上述第2绝缘膜进行回蚀刻的工程;(e)在上述第2绝缘膜上涂布SOG膜,接着,则在上述SOG膜上堆积第3绝缘膜的工程及;(f)除了在上述位元线之上层的上述第3绝缘膜上形成第2层配线外,也在上述周边电路之MISFET之上层之上述第3绝缘膜上形成第2层配线的工程。5.一种半导体积体电路装置之制造方法,其主要是一备有在形成在半导体基板上之记忆单元选择用MISFET的闸极上部配置位元线,且在上述位元线的上部配置储存资料用电容元件之记忆单元之DRAM之半导体积体电路装置之制造方法,其特征在于包括:(a)当在半导体基板上形成记忆单元选择用MISFET以及周边电路之MISFET后,则在上述记忆单元选择用MISFET之闸极的上部形成位元线的工程;(b)当在上述位元线的上部形成储存资料用电容元件后,则堆积用于覆盖上述储存资料用电容元件之第1绝缘膜的工程;(c)当在上述周边电路之MISFET之上层的上述第1绝缘膜上形成第1层配线后,则堆积用于覆盖上述第1层配线之第2绝缘膜的工程;(d)对位在上述储存资料用电容元件之上层的上述第2绝缘膜进行回蚀刻的工程;(e)在上述第2绝缘膜上涂布SOG膜,接着则在上述SOG膜上堆积第3绝缘膜的工程及;(f)除了在上述储存资料用电容元件之上层的上述第3绝缘膜上形成第2层配线外,也在位于上述周边电路之MISFET之上层的上述第3绝缘膜上形成第2层配线的工程。6.如申请专利范围第5项之半导体积体电路装置之制造方法,使用具有将用于形成上述储存资料用电容元件之下部电极的图案扩大,0.5-1.5m左右之开孔图案之光罩,而对上述第2绝缘膜进行回蚀刻。7.如申请专利范围第6项之半导体积体电路装置之制造方法,只针对上述第2绝缘膜的一部分进行回蚀刻。8.如申请专利范围第6项之半导体积体电路装置之制造方法,针对上述第2绝缘膜以及位在其下层之上述第1绝缘膜的一部分实施回蚀刻。9.一种半导体积体电路装置之制造方法,其主要是一备有:具有记忆单元形成领域与周边电路形成领域之半导体基板、由被形成在上述记忆单元形成领域之记忆单元选择用MISFET而储存资料用电容元件所构成的记忆单元,以及被形成在上述周边电路领域之多个周边电路MISFET的半导体积体电路装置之制造方法,其特征在于包括:(a)在上述记忆单元形成领域形成多个记忆单元选择用MISFET,在上述周边电路形成领域形成多个周边电路用MISFET,而在上述记忆单元形成领域之上述半导体基板上部形成多个储存资料用电容元件的工程;(b)在上述记忆单元形成领域之储存资料用电容元件上以及上述周边电路形成领域之上述周边电路用MISFET上形成第1绝缘膜的工程;(c)只在上述周边电路形成领域之上述第1绝缘膜上形成多个第1配线的工程;(d)在上述记忆单元形成领域以及周边电路形成领域形成第2绝缘膜的工程;(e)在覆盖上述周边电路形成领域的状态下,对上述记忆单元形成领域之第2绝缘膜只除去一定之厚度的工程,及;(f)在上述记忆单元形成领域以及周边电路形成领域形成多个第2配线的工程。10.如申请专利范围第9项之半导体积体电路装置之制造方法,上述光罩具有可以完全使上述储存资料用电容元件之下部电极露出的图案。11.如申请专利范围第9项之半导体积体电路装置之制造方法,上述光罩则形成可以覆盖被连接到上述储存资料用电容元件之上部电极的第1配线。12.如申请专利范围第9项之半导体积体电路装置之制造方法,更具有形成在电气上被连接到上述记忆单元选择用MISFET之位元线的工程,上述位元线则位在上述记忆单元选择用MISFET的闸极上,而上述储存资料用电容元件之下部电极则与上述位元线重叠。13.如申请专利范围第9项之半导体积体电路装置之制造方法,更在上述工程(e)之后,在上述记忆单元形成领域以及周边电路形成领域形成第3绝缘膜。14.如申请专利范围第9项之半导体积体电路装置之制造方法,在上述(e)中,自上述光罩露出之部分的上述第2绝缘膜乃完全被除去,而上述第1绝缘膜也被除去一定的厚度。图示简单说明:第一图系形成本发明之一实施形态之DRAM之半导体晶片的整体平面图。第二图系表第一图之一部分的放大断面图。第三图系表本发明之一实施形态之DRAM之制造方法之半导体基板的主要部分断面图。第四图系表本发明之一实施形态之DRAM之制造方法之半导体基板的主要部分断面图。第五图系表本发明之一实施形态之DRAM之制造方法之半导体基板的主要部分断面图。第六图系表本发明之一实施形态之DRAM之制造方法之半导体基板的主要部分断面图。第七图系表本发明之一实施形态之DRAM之制造方法之半导体基板的主要部分断面图。第八图系表在对氧化矽膜实施回蚀刻时所使用之光抗蚀层的光罩图案。第九图系表本发明之一实施形态之DRAM之制造方法之半导体基板的主要部分断面图。第十图系表本发明之一实施形态之DRAM之制造方法之半导体基板的主要部分断面图。第十一图系表本发明之一实施形态之DRAM之制造方法之半导体基板的主要部分断面图。第十二图系表本发明之一实施形态之DRAM之制造方法之半导体基板的主要部分断面图。 |
