Method of manufacturing an electrically erasable and programmable non-volatile memory cells arrangement

摘要

Durch selbstjustierende Prozeßschritte wird eine Festwertspeicherzellenanordnung mit Speicherzellen, die jeweils einen MOS-Transistor mit einem floatenden Gate (7'') aufweisen, hergestellt. Die MOS-Transistoren sind in parallel verlaufenden Zeilen angeordnet. Benachbarte Zeilen verlaufen dabei jeweils abwechselnd am Boden von Längsgräben und zwischen benachbarten Längsgräben. Die Kontrollgates umgeben die floatenden Gates (7'') seitlich, so daß auch die Speicherzellen am Boden der Längsgräben ein Coupling ratio > 1 aufweisen. Es wird ein Flächenbedarf pro Speicherzelle von 2F<2> (F: minimale Strukturgröße) erreicht. <IMAGE>