加法电路及其布局构造

摘要

在加法电路中,把块进位生成逻辑和块进位传输逻辑作成小布局面积高速动作。连续3位的块进位生成逻辑,为G0=g2+p2·g1+p2·p1·g0;/G0=/p2+/g2·/p1+/g2·/g1·/g0。即,用1个P型MOS管106、2个P型MOS管104、105的串联电路3以及3个P型MOS管101、102、103的串联电路4作成上述/G0。用1个N型NOS管107、2个N型MOS管108、109的串联电路6以及3个N型MOS管110、111、112的串联电路7作成上述G0。

主权项

1、一种加法电路，它使用多个N型MOS晶体管和多个P型MOS晶体管而构成，并用于对多位的2个数进行加法运算，其特征是，具有在上述2个数的加法运算之际，在这些数的连续的n+1(n是2以上的整数)位以上的范围内作成块进位生成逻辑G0，并从输出节点输出该块进位生成逻辑的块进位生成逻辑形成电路；上述块进位生成逻辑形成电路具备，由上述多个P型MOS晶体管构成，且具有以下式/G0＝/pn+/gn·/pn-1+/gn·/gn-1·/pn-2 +/gn·/gn-1·/gn-2·/pn-3+/gn·/gn-1·/gn-2·/gn-3·/gn-4(/号表示非逻辑)表达逻辑的第1块进位生成逻辑形成部分；由上述多个N型MOS晶体管构成，且具有以下式G0＝gn+pn·gn-1+pn·pn-1·gn-2 +pn·pn-1·pn-2·gn-3+pn·pn-1·pn-2·pn-3·gn-4表达逻辑的第2块进位生成逻辑形成部分。