半导体记忆装置(二)

摘要

[课题]知的半导体记忆装置系于将选择线固定于低电位的场合，有必要在记忆阵列(memory array)内重新配置Vss电源线，而造成产生徒劳的问题。[解决手段]具备有：低电源线24，连接至感测放大器22，且此感测放大器 22 系连接至连接于记忆格(memory cell)的位元线(bitline)对21，而放大位元线对21的微小电位；以及控制电路27，以选择线活性化信号及SA活性化信号当作输入，且具有Ｎ型电晶体26，而此Ｎ型电晶体26系藉由解码器来选择而配置于选择记忆格的选择线16之间；且控制电路27的输出系连接至Ｎ型电晶体26的闸极，而控制Ｎ型电晶体26。

主权项

1.一种半导体记忆装置,具有以选择记忆格之方式连接的复数选择线,而上述半导体记忆装置包括:解码器,选择藉由第一信号而被活性化的上述选择线;感测放大器,连接至连接于低电位电源线及记忆格的位元线对,同时藉由第二信号而被活性化,进而放大位元线对的电位;以及开关元件,配置于连接至此感测放大器的低电位电源线与上述选择线之间,并受第一信号及第二信号中的任一者或二者控制,而将上述选择线固定于低电位。2.如申请专利范围第1项所述的半导体记忆装置,其中具备有控制开关元件的控制电路,且输入第一信号及第二信号至控制电路。3.如申请专利范围第2项所述的半导体记忆装置,其中控制电路具有NOR元件,其一输入端被输入第一信号,而另一输入端被输入第二信号的反相信号,且输出至开关元件。4.如申请专利范围第2项所述的半导体记忆装置,其中控制电路系控制开关元件,而使其于感测放大器活性化后并于既定时间后导通。5.如申请专利范围第2或4项所述的半导体记忆装置,其中控制电路包括:AND元件,其一输入端被输入第二信号,而另一输入端被输入第一信号的延迟信号;以及NOR元件,其一输入端被输入此AND元件的输出的反相信号,而另一输入端被输入第一信号,且输出至开关元件。6.一种半导体记忆装置,具有以选择记忆格之方式连接的复数选择线,而上述半导体记忆装置包括:解码器,选择藉由第一信号而被活性化的上述选择线;以及开关元件,配置于上述选择线上,而将上述选择线固定于低电位;其中与上述选择线之解码器相反侧的端部系邻接之选择线的端部相互间连接。7.如申请专利范围第6项所述的半导体记忆装置,其中开关元件系受第一信号的反相信号所控制。图示简单说明:第一图系显示依据本发明之实施例一之半导体记忆装置的构造图。第二图系用以说明依据实施例一之半导体记忆装置之动作的波形图。第三图系显示依据本发明之实施例一之半导体记忆装置之控制电路的构造图。第四图系显示依据本发明之实施例二之半导体记忆装置路的构造图。第五图系显示依据本发明之实施例三之控制电路的构造图。第六图系说明依据本发明之实施例三之控制电路的波形图。第七图系显示习知半导体记忆装置的构造图。第八图系显示习知半导体记忆装置的构造图。