| 主权项 |
1.一种可产生一与外部系统时钟信号同步之内部 时钟信号 的锁相延迟电路,其包含:一延迟缓冲器,其可接收 外部 系统时钟信号,将此接收信号延迟一段预定第一延 迟时间 ,缓冲储存该延迟信号,并将此缓冲储存之信号输 出,而 做为一第一时钟信号;一主延迟单元,其可向应一 旗标信 号而接收该第一时钟信号,将此第一时钟信号延迟 一段预 定第二延迟时间,或者使其旁通,以及将此第一时 钟信号 输出,而做为一第二时钟信号;一包含多数彼此串 联连接 之单元延迟器的延迟线路,其可接收上述之第二时 钟信号 ,依序将此第二时钟信号延迟一段预定单位时间, 并且输 出此等延迟信号;一相位同步侦测器,其包含多数 相位比 较侦测器,彼等各系受到上述旗标信号之控制,可 接收该 第一时钟信号和该等多数单元延迟器中之对应单 元延迟器 的输出埠所输出之信号,就上述信号之相位与该第 一时钟 信号之相位进行比较,仅当此等信号之相位相等时 方激励 对应之致能运送信号,并且输出此等激励之致能运 送信号 ;一旗标信号产生器,其可在上述重置信号之控制 下,向 应该等运送信号而输出上述之旗标信号;一包含多 数交换 器之交换单元,彼等各可在该相位同步侦测器所输 出之致 能信号中之对应信号的控制下,使该等多数单元延 迟器所 延迟及输出之信号中的对应信号进行交换,并且输 出此延 迟之信号,一时钟驱动器,可接收上述交换单元中 所交换 之信号,将此接收信号延迟一段预定第四延迟时间 ,并且 将此延迟信号输出而做为一内部时钟信号,其中, 该等致 能信号之状态,可于该第一时钟信号于主延迟电路 旁通时 被保持,以及该第二延迟时间系等于该等第一和第 四延迟 时间之和。2.如申请专利范围第1项所申请之锁相 延迟电路,其中之 主延迟电路包含有:一主延迟单元,其可接收该第 一时钟 信号,将此第一时钟信号延迟一段第二延迟时间, 以及将 此延迟信号输出,而做为上述之第二时钟信号;一 旁通路 径,其可使该第一时钟信号旁通,并且将此旁通信 号输出 ,而做为上述之第二时钟信号;以及一些交换器,彼 等可 向应该等旗标信号和交换信号,而选择该等主延迟 电路和 旁通路径。3.如申请专利范围第2项所申请之锁相 延迟电路,其中之 交换单元包含:一连接在该等延迟缓冲器与主延迟 电路中 间之第一交换装置,其系受控于该旗标信号,并且 可使该 延迟缓冲器所输出之信号进行交换;一连接在该等 主延迟 电路与延迟线路中间之第二交换装置,其系受控于 该旗标 信号,并且可使该主延迟电路输出至延迟线路之信 号进行 交换;一连接在该等延迟缓冲器与旁通路径中间之 第三交 换装置,其系受控于该旗标信号,并且可使该延迟 缓冲器 输出至旁通路径之信号进行交换;以及一连接在该 等旁通 路径与延迟线路中间之第四交换装置,其系受控于 该旗标 信号,并且可使该旁通路径输出至延迟线路之信号 进行交 换,其中,当该等第三和第四交换装置系在致能状 态时, 该等第一和第二交换装置将会在禁能状态,而当该 等第三 和第四交换装置系禁能状态时,该等第一和第二交 换装置 则将会在致能状态。4.如申请专利范围第3项所申 请之锁相延迟电路,其中唯 有当该旗标信号为动作状态时,该第一交换装置方 为禁能 状态。5.如申请专利范围第4项所申请之锁相延迟 电路,其中之 第一交换装置系一传输闸。6.如申请专利范围第3 项所申请之锁相延迟电路,其中唯 有当该旗标信号为动作状态时,该第二交换装置方 为禁能 状态。7.如申请专利范围第6项所申请之锁相延迟 电路,其中之 第二交换装置系一传输闸。8.如申请专利范围第3 项所申请之锁相延迟电路,其中唯 有当该旗标信号为动作状态时,该第三交换装置方 为致能 状态。9.如申请专利范围第8项所申请之锁相延迟 电路,其中之 第三交换装置系一传输闸。10.如申请专利范围第3 项所申请之锁相延迟电路,其中 唯有当该旗标信号为动作状态时,该第四交换装置 方为致 能状态。11.如申请专利范围第10项所申请之锁相 延迟电路,其中 之第四交换装置系一传输闸。12.如申请专利范围 第1项所申请之锁相延迟电路,其中 唯有当该重置信号为禁能状态,以及该等运送信号 为动作 状态时,该旗标信号方被激励于高逻辑位准下。13. 如申请专利范围第1项所申请之锁相延迟电路,其 中 尚包含一重置信号产生器,其可产生一用以控制该 旗标信 号之重置信号。14.如申请专利范围第1项所申请之 锁相延迟电路,其中 之多数相位比较侦测器各包含:一相位比较器,其 可接收 该等多数单元延迟器所输出之一对应信号,比较该 接收信 号之相位与该时钟信号之相位,并且可于该比较该 接收信 号之相位与该时钟信号之相位一致时,在该旗标信 号之控 制下,输出一激励之相位同步信号;以及一运送/致 能信 号产生器,其可依据该相位比较侦测器所输出之相 位同步 信号和一运送信号的状态,输出一激励之致能信号 。15.如申请专利范围第14项所申请之锁相延迟电 路,其中 之相位比较器,其于该旗标信号为动作状态下时, 将不接 收该等多数单元延迟器所输出之一对应信号,并且 可保持 该相位同步信号之状态。16.如申请专利范围第15 项所申请之锁相延迟电路,其中 之相位比较器包含:一第一交换装置,其唯有当该 旗标信 号为无动作状态,以及该第一时钟信号为动作状态 时,方 被致能,可接收上述对应单元延迟器所输出之对应 信号, 以及可传送此接收信号;一第一逻辑闩,其可闩定 上述第 一交换装置所输出之信号,并且可输出此闩定信号 ;一反 相器,其可接收上述第一逻辑闩所输出之信号,将 此接收 信号反相,并且将此反相信号输出;一第二交换装 置,其 唯有当该旗标信号为无动作状态时,方被致能,以 及可使 该反相器所输出之信号交换;以及一第二逻辑闩, 其可闩 定上述第二交换装置所输出之信号,并且可输出此 闩定信 号,而做为上述之相位同步信号,其中,该相位同步 信号 ,唯有当上述输入至交换装置之信号为动作状态时 ,方为 动作状态。17.如申请专利范围第16项所申请之锁 相延迟电路,其中 之第一交换装置系一传输闸。18.如申请专利范围 第16项所申请之锁相延迟电路,其中 之第二交换装置系一传输闸。19.如申请专利范围 第16项所申请之锁相延迟电路,其中 之相位同步信号,系于该第一时钟信号为动作状态 之位准 的反相位准下,方为动作状态。20.如申请专利范围 第1项所申请之锁相延迟电路,其中 之相位同步侦测器包含:一些可依据使用者需要而 选择运 作之运作选择装置;以及一选择相位比较侦测器, 其系受 到上述运作选择装置之控制,以及输出一第一致能 信号, 其唯有当该等多数单元延迟器之输出,有任一信号 之相位 与该第一时钟信号之相位不同时,方为动作状态。 21.如申请专利范围第20项所申请之锁相延迟电路, 其中 尚包含一些交换装置,彼等可在该第一致能信号之 控制下 ,使该第二时钟信号交换。图示简单说明:第一图 系一采 用传统式同步延迟线路(SDL)之数位延迟锁定回路( DLL)电 路的方块图;第二图系一依据本发明所制锁相延迟 电路之 实施例的方块图;第三图系第二图中所示交换单元 230之 电路图;第四图系第二图中所示相位比较侦测器之 电路图 ;第五图系第二图中所示选择相位比较侦测器之电 路图; 第六图系第二图中所示旗标信号产生器之电路图; 第七图 系第二图中所示交换单元270之电路图;第八图系第 二图 之明细电路图;第九图系一用以解释第八图中所示 电路之 运作的信号时序图;第十图系以观念例示第八图之 电路中 一内部时钟信号的产生步骤;第十一图系第十图之 方块图 中各信号之时序图。 |
