| 主权项 |
1.一种快闪EEPROM装置包含:一第一传导型式之半导体基质;一源极与汲极区形成于接近该半导体基质之表面的一通道区之两侧,且掺杂一与该第一传导型式相反之第二传导型式的杂质;一第一杂质区形成于该通道区内并邻接该源极区,且掺杂该第一传导型式之杂质;一第二杂质区形成于该通道区内并邻接该汲极区,且掺杂该第二传导型式之杂质;以及一闸极绝缘膜,一浮闸,一电介质中间层以及一控制闸系顺序形成于该通道区之该半导体基质上。2.如申请专利范围第1项之快闪EEPROM装置,其中该第一传导型式系选自于P型与N型所组成之族群中之一者。3.如申请专利范围第1项之快闪EEPROM装置,其中该第一杂质区之杂质浓度高于该半导体基质者。4.如申请专利范围第1项之快闪EEPROM装置,其中该第二杂质区之杂质浓度低于该源极与汲极区者。5.一种快闪EEPROM装置包含:一第一传导型式之半导体基质;一源极与汲极区形成于接近该半导体基质之表面的一通道区之两侧,且掺杂一与该第一传导型式相反之第二传导型式的杂质;一第一杂质区形成于该通道区内并邻接该源极区,且掺杂该第一传导型式之杂质;一第二杂质区形成于该通道区内并邻接该汲极区,且掺杂杂质其具有低于该第一杂质区者之浓度;以及一闸极绝缘膜,一浮闸,一电介质中间层以及一控制闸系顺序形成于该通道区之该半导体基质上。6.如申请专利范围第5项之快闪EEPROM装置,其中该第一传导型式系选自于P型与N型所组成之族群中之一者。7.如申请专利范围第5项之快闪EEPROM装置,其中该第一杂质区之浓度高于该半导体基质者。8.一种快闪EEPROM装置之制法包含以下步骤;在一第一传导型式之半导体基质上形成一牺牲绝缘膜;将一第一传导型式之杂质离子植入至一半导体基质之整体表面内而该牺牲绝缘膜形成于该半导体基质处,藉此形成一第一杂质区其具有高于该基质者之杂质浓度;移除该牺牲绝缘膜;于该第一传导型式的半导体基质上形成一第一绝缘膜而该第一杂质区形成于该半导体基质处;于该第一绝缘膜上顺序形成一第一多晶矽膜,一第二绝缘膜,与一第二多晶矽膜;顺序样式化该第二多晶矽膜,第二绝缘膜,第一多晶矽膜与第一绝缘膜,藉此分别形成一控制闸,一电介质中间层,一浮闸与一闸极绝缘膜;形成一光阻样式用以外露邻接该闸极绝缘膜且接近一即将形成之汲极区的该半导体基质之部分表面;利用该光阻样式充作一光罩以将一第二传导型式之杂质离子植入至该半导体基质的整体表面内,藉此在该闸极绝缘膜之下部中接近该半导体基质之表面处形成一第二杂质区;移除该光阻样式;以及将一第二传导型式之杂质离子植入至该半导体基质的整体表面内,藉此在接近该半导体基质之表面处形成一源极与汲极区。9.如申请专利范围第8项之制法,其中该第一杂质区系由硼形成。10.如申请专利范围第8项之制法,其中该第二杂质区系由磷形成。11.如申请专利范围第8项之制法,其中该第一传导型式系由选自于P型与N型所组成之族群中之一者所形成。12.一种快闪EEPROM装置之制法包含以下步骤;在一第一传导型式之半导体基质上形成一第一绝缘膜;于该第一绝缘膜上形成一第一多晶矽膜,一第二绝缘膜,与一第二多晶矽膜;顺序样式化该第二多晶矽膜,第二绝缘膜,第一多晶矽膜与第一绝缘膜,藉此形成一控制闸,一电介质中间层,一浮闸与一闸极绝缘膜;形成一第一光阻样式用以外露邻接该闸极绝缘膜且接近一即将形成之汲极区的该半导体基质之部分表面;利用该第一光阻样式充作一光罩以一相对于该半导体基质之垂直方向的预定角度而离子植入一第二传导型式之杂质,藉此在该闸极绝缘膜之下部中接近该半导体基质之表面处形成一第二杂质区;移除该第一光阻样式;形成一第二光阻样式用以外露邻接该闸极绝缘膜且接近一即将形成之源极区的该半导体基质之部分;利用该第二光阻样式充作一光罩以一相对于该半导体基质之垂直方向的预定角度而离子植入一第一传导型式之杂质,藉此在该闸极绝缘膜之下部中接近该半导体基质之表面处形成一第一杂质区;移除该第二光阻样式;以及将一第二传导型式之杂质离子植入至该半导体基质的整体表面内,藉此在接近该半导体基质之表面处形成一源极与汲极区。13.如申请专利范围第12项之制法,其中该第二杂质区系由磷形成。14.如申请专利范围第12项之制法,其中该第一杂质区系由硼形成。15.一种快闪EEPROM装置之制法包含以下步骤;在一第一传导型式之半导体基质上形成一牺牲绝缘膜;将一第二传导型式之杂质离子植入至该半导体基质之整体表面内而该牺牲绝缘膜形成于该半导体基质处,藉此形成一第二杂质区;移除该牺牲绝缘膜;于该半导体基质之整体表面上形成一第一绝缘膜而该第二杂质区形成于该半导体基质处;于该第一绝缘膜上形成一第一多晶矽膜,一第二绝缘膜,与一第二多晶矽膜;顺序样式化该第二多晶矽膜,第二绝缘膜,第一多晶矽膜与第一绝缘膜,藉此形成一控制闸,一电介质中间层,一浮闸与一闸极绝缘膜;形成一光阻样式用以外露邻接该闸极绝缘膜且接近一即将形成之源极区的该半导体基质之部分表面;利用该光阻样式充作一光罩以一相对于该半导体基质之垂直方向的预定角度而离子植入一第一传导型式之杂质,藉此在该闸极绝缘膜之下部中接近该半导体基质之表面处形成一第一杂质区;移除该光阻样式;以及将一第二传导型式之杂质离子植入至该半导体基质的整体表面内,藉此在接近该半导体基质之表面处形成一源极与汲极区。16.如申请专利范围第15项之制法,其中该第二杂质区系由磷形成。17.如申请专利范围第15项之制法,其中该第一杂质区系由硼形成。图示简单说明:第一图系一截面图显示一传统快闪EEPROM装置之堆叠式闸晶胞;第二图系一视图显示一传统快闪EEPROM装置之分裂式闸晶胞以及一在程式化用之偏压条件下所形成的通道横向电场;第三图系一截面视图显示本发明之一快闪EEPROM装置之晶胞结构的一实施例;第四图系一截面视图显示本发明之一快闪EEPROM装置之晶胞结构的另一实施例;第五图A至第五图C系图式分别显示本发明沿电场之横向与垂直向分量,传导能带以及界面处之反相电子浓度之通道的模拟轮廓;第六图系一图式显示本发明临界电压vth之移位相对于时间之程式化特性;第七图系一图式显示在程式化条件下所测得之SMCI参考晶胞与堆叠式参考闸晶胞之闸极电流Ig;第八图系一图式显示传统与SMCI参考晶胞所测得之闸极电流/汲极电流之比値(Ig/Id)相对于浮闸电压vfg;第九图系一图式显示SMCI参考晶胞与传统堆叠式参考闸晶胞之基质电流/汲极电流比値(Ib/Id)相对于浮闸电压vfg;第十图A与第十图B系图式分别显示传统堆叠式闸晶胞与SMCI晶胞之离子化效率((Ib/Id)相对于热电子之热能量之倒数(1/K Te);第十一图A与第十一图B系图式显示传统堆叠式参考闸晶胞与SMCI参考晶胞程式化效率(Ig/Id)相对于电子能量之倒数(1/K Te);第十二图系一图式显示SMCI晶胞与传统堆叠式闸晶胞之Id相对于汲极电压vds,以显现一次程式化特性;第十三图系一图式显示SMCI晶胞与传统堆叠式闸晶胞之OFF电流(Id)相对于各种vfg之汲极电压(vds);第十四图至第十八图系截面视图显示本发明快闪EEPROM装置之一晶胞之制法的第一实施例;第十九图至第二十图系截面视图显示本发明快闪EEPROM装置之一晶胞之制法的第二实施例;以及第二十图至第二二图系截面视图显示本发明快闪EEPROM装置之一晶胞之制法的第三实施例。 |
