| 主权项 |
1.一种表面皱摺顶盖状电容器之制造方法,形成于一基底上,其包括以下步骤:在基底上沈积一掺杂多晶矽层;图案化该掺杂多晶矽层,藉以维持部份之掺杂多晶矽层在电容器之预定区域内;在该掺杂多晶矽层和该基底上沈积一未掺杂多晶矽层;非等向性蚀刻未掺杂多晶矽层为一未掺杂多晶矽间隔物,其邻接于该掺杂多晶矽层;由一热磷酸溶液选择性蚀刻掺杂多晶矽层和未掺杂多晶矽间隔物,以形成一带有一皱摺表面之电容器的冠状节点;掺杂电容器之冠状节点的未掺杂部;在冠状节点上形成一介电质层;和在介电质层上形成一记忆体单元板。2.如申请专利范围第1项所述之方法,其中沈积掺杂多晶矽层之步骤使用含磷材料为掺杂剂,且浓度等于或大于1020atoms/cm3。3.如申请专利范围第2项所述之方法,其中掺杂多晶矽层系藉由原处掺杂方式而掺杂。4.如申请专利范围第1项所述之方法,其中沈积掺杂多晶矽层之步骤使用含砷材料为掺杂剂,且浓度等于或大于1020atoms/cm3。5.如申请专利范围第4项所述之方法,其掺杂多晶矽层系藉由原处掺杂方式而掺杂。6.如申请专利范围第1项所述之方法,其中表面皱摺顶盖状节点之未掺杂部由POCl3或PH3掺杂。7.一种表面皱摺顶盖状电容器之制造方法,其形成于一具有半导体装置之基底上,其包括以下步骤:在基底上沈积一隔离层;在隔离层上沈积一抗反射涂层;图案化该隔离层及该抗反射涂层以形成一接触孔,用以连接至半导体装置之电极;在抗反射涂层上及在接触孔内沈积一掺杂多晶矽层,掺杂多晶矽层电性连接半导体装置之电极;图案化该掺杂多晶矽层,使该掺杂多晶矽层之部分保持在电容器之平坦区域内;在掺杂多晶矽层和隔离层上沈积一未掺杂多晶矽层;非等向性蚀刻未掺杂多晶矽层为邻近掺杂多晶矽层之未掺杂多晶矽间隔物;由一热磷酸溶液选择性地蚀刻掺杂多晶矽层和未掺杂多晶矽间隔物及去除抗反射涂层,以形成一带有一皱摺表面之电容器的冠状节点;掺杂电容器之冠状节点的未掺杂部;在冠状节点上形成一介电质层;和在介电质层上形成一记忆体单元板。8.如申请专利范围第7项所述之方法,其中隔离层以四乙氧基矽甲烷(TEOS)制成。9.如申请专利范围第7项所述之方法,其中抗反射涂层以氮化矽(Si3N4)制成。10.如申请专利范围第7项所述之方法,其中沈积掺杂多晶矽层之步骤使用含磷材料为掺杂剂,且浓度等于或大于1020atoms/cm3。11.如申请专利范围第10项所述之方法,其中掺杂多晶矽层系藉由原处掺杂方式而掺杂。12.如申请专利范围第7项所述之方法,其中沈积掺杂多晶矽层之步骤使用含砷材料为掺杂剂,且浓度等于或大于1020atoms/cm3。13.如申请专利范围第12项所述之方法,其中掺杂多晶矽层系藉由原处掺杂方式而掺杂。14.如申请专利范围第7项所述之方法,其中表面皱摺顶盖状节点之未掺杂部由POCl3或PH3掺杂。图示简单说明:第一图(习知技术)绘示DRAM记忆体单元之电路图;第二图(习知技术)绘示习知具有连接至DRAM电晶体之节点之DRAM电容器之剖面图;及第三A-三H图为本发明之制程之剖面图。 |
