| 主权项 |
1.一种具有行解码器电路以选择多余阵列行之半导体记忆装置,上述行解码器电路包括:一预解码电路,其具有包括复数位址线之一第一输入,一第二输入,以及一第一端点,其中上述预解码电路对特定阵列与区位址进行解码;一保险丝电路,其具有一第三输入,一第二端点以及一第三端点,上述保险丝电路会致能或失能多余行选择功能;一行选择电路,其包括连接至上述第一端点之一第四输入,连接至上述第二端点之一第五输入,连接至上述第三端点之一第六输入,一第一输出,及一第二输出,其中上述行选择电路会对阵列行之选择进行致能或失能,及允许或防止上述多余阵列行之选择;一电压电位端;以及一参考电位端。2.如申请专利范围第1项所述之半导体记忆装置,其中上述预解码电路更包括:一第一NAND闸,其具有复数输入及一输出,上述第一NAND闸之上述复数输入连接至上述复数位址线;一第一反相器,其具有一输入与一输出,上述第一反相器之输出连接至上述第一NAND闸之输出;一第一N通道电晶体,其包括一源极-汲极路径及一闸极,上述第一N通道电晶体之源极-汲极路径连接于上述第二输入与上述第一端点之间,上述第一N通道电晶体之闸极连接至上述第一反相器之上述输出;一第一P通道电晶体,其包括一源极-汲极路径及一闸极,上述第一P通道电晶体之源极-汲极路径连接于上述第二输入与上述第一端点之间,上述第一P通道电晶体之闸极连接至上述第一NAND闸之上述输出;以及一第二N通道电晶体,其包括一源极-汲极路径及一闸极,上述第二N通道电晶体之源极-汲极路径连接于上述第一端点与上述参考电位端之间。3.如申请专利范围第1项所述之半导体记忆装置,其中上述保险丝电路更包括:一第二P通道电晶体,其包括一源极,一汲极及一闸极,上述第二P通道电晶体之源极连接至上述电压电位端,上述第二P通道电晶体之闸极连接至上述保险丝电路之上述第三输入;一保险丝,其连接于上述第二P通道电晶体之汲极与上述参考电位端之间;一第三P通道电晶体,其包括一源极-汲极路径及一闸极,上述第三P通道电晶体之源极-汲极路径连接于上述电压电位端与上述第二P通道电晶体之汲极之间;一第二反相器,其具有一输入与一输出,上述第二反相器之上述输入连接至上述第二P通道电晶体之汲极,上述反相器之上述输出连接至上述第三P通道电晶体之闸极;上述第二端点连接至上述第二P道电晶体之上述汲极;以及上述第三端点连接至上述第二反相器之输出。4.如申请专利范围第1项所述之半导体记忆装置,其中上述行选择电路包括:一第三N通道电晶体,其包括一源极、一汲极及一闸极,上述第三N通道电晶体之汲极连接至上述第二输出,上述第三N通道电晶体之闸极连接至上述第五输入;一第四N通道电晶体,其包括一源极-汲极路径及一闸极,上述第四N通道电晶体之源极-汲极路径连接于上述第三N通道电晶体之源极,上述第四N通道电晶体之闸极连接至上述第四输入;一第二NAND闸,其具有一第一输入、一第二输入及一输出,上述第二NAND闸之上述第一输入连接至上述第四输入,上述第二NAND闸之上述第二输入连接至上述第六输入,上述第二NAND闸之上述输出连接至上述第一输出。5.如申请专利范围第2项所述之半导体记忆装置,其中假设施加于上述第二输入之电压信号之电压相近于上述电压电位端之电压,则当上述第一输入之电压信号之电压相近于上述电压电位端之电压时,在上述第一端点之电压信号之电压相近于上述电压电位端之电压。6.如申请专利范围第3项所述之半导体记忆装置,其中上述保险丝系为雷射切断器所烧断。7.如申请专利范围第3项所述之半导体记忆装置,其中当上述第三输入之电压信号之电压相近于上述电压电位端之电压时,上述第二端点之电压信号之电压会被锁住于相近于上述电压电位端之电压。8.如申请专利范围第3项所述之半导体记忆装置,其中当上述第三输入之电压信号之电压相近于上述参考电位端之电压时,上述第三端点之电压信号之电压会相近于上述参考电位端之电压。9.如申请专利范围第4项所述之半导体记忆装置,其中假设上述第四输入之电压信号之电压相近于上述电压电位端之电压,则当上述第六输入之电压信号之电压相近于上述参考电位端之电压时,上述第一输出之电压信号之电压会相近于上述电压电位端之电压。10.如申请专利范围第4项所述之半导体记忆装置,其中假设上述第四输入之电压信号之电压相近于上述电压电位端之电压,则当上述第五输入之电压信号之电压相近于上述电压电位端之电压时,上述第二输出之电压信号之电压会相近于上述参考电位端之电压。11.如申请专利范围第1项所述之半导体记忆装置,其具有一行解码器阵列,其更包括:一多余行解码器电路,其具有一第七输入与一第三输出,上述第七输入系为一多余区选择输入,上述多余行解码器电路提供多余阵列之资料线等化;以及复数上述行解码器电路,上述行解码器电路之所有上述第二输出连接至上述多余行解码器电路之上述第三输出。12.如申请专利范围第11项所述之半导体记忆装置,其中上述多余行解码器电路包括:一第四P通道电晶体,其包括一源极-汲极路径及一闸极,上述第四P通道电晶体之源极-汲极路径连接至上述第三N通道电晶体之源极,上述第四P通道电晶体之闸极连接至上述第七输入;一第五P通道电晶体,其包括一源极-汲极路径及一闸极,上述第五P通道电晶体之源极-汲极路径连接于上述电压电位端与上述第三输出之间;以及一第三反相器,其具有一输入与一输出,上述第三反相器之上述输入连接至上述第三输出,上述第三反相器之上述输出连接至上述第五P通道电晶体上述闸极。13.如申请专利范围第11项所述之半导体记忆装置,其中施加于上述第七输入之电压信号将在由相近于上述参考电位端之电位摆幅至相近于上述电压电位端之电位,并回授至相近于上述参考电位端之电位。14.如申请专利范围第11项所述之半导体记忆装置,其中当上述复数第二输出之其中任何一个转换至相近于上述参考电位端之电压时,上述第三输出之电压将掉至相近于上述参考电位端之电压。15.如申请专利范围第11项所述之半导体记忆装置,其具有一阵列组合,其更包括:复数阵列,各具有复数阵列单元,上述复数阵列系一对一相关于上述复数行解码器电路;一多余阵列,其具有复数阵列单元,上述多余阵列系相关于上述多余行解码器电路;一感应放大器阵列,其具有复数感应放大器,上述各感应放大器具有复数输入与一输出;以及一感应放大器阵列输出,其具有数量上相等于上述一阵列内之上述阵列单元之复数线。16.如申请专利范围第15项所述之半导体记忆装置,其中上述一阵列内之上述阵列单元共享一阵列位址。17.如申请专利范围第15项所述之半导体记忆装置,其中上述感应放大器阵列输出之各线为一上述阵列单元对上述阵列进行逻辑“或"所得之结果。18.如申请专利范围第15项所述之半导体记忆装置,其更包括:复数上述阵列组合;以及一半导体记忆输出,其具有复数线以显示阵列资料。19.如申请专利范围第18项所述之半导体记忆装置,其中上述半导体记忆输出之上述复数线其数量上相等于上述阵列单元之数量。20.如申请专利范围第18项所述之半导体记忆装置,其中上述半导体记忆输出之各线为上述感应放大器阵列输出之其中一线对上述复数阵列组合进行逻辑“或"所得之结果。21.如申请专利范围第18项所述之半导体记忆装置,其中上述半导体记忆装置可为:SRAM、DRAM、FLASH及EEPROM。22.如申请专利范围第18项所述之半导体记忆装置,其中上述半导体记忆装置为DRAM。23.一种选择多余列之方法,其包括:提供复数行解码器,各具有一行选择线与一多余行选择线;对上述多余行选择线一起进行逻辑“或"运算;烧断保险丝以选择上述多余行选择线;对一失效阵列之上述行选择线进行失能;对上述失效阵列之上述多余行选择线进行致能;以及选择上述多余阵列。24.如申请专利范围第23项所述之方法,其中失能上述行选择线会失能上述失效阵列。25.如申请专利范围第23项所述之方法,其中致能上述多余行选择线会致能上述多余阵列。26.如申请专利范围第23项所述之方法,其中连接上述多余行选择线允许任一上述行解码器选择上述多余阵列。图式简单说明:第一图a为本发明中第一图b之高阶方块图;第一图b为本发明之行解码器之电路图;第二图为本发明之行解码器阵列之示意图;第三图为本发明之阵列组合之示意图;第四图为本发明之半导体记忆装置之示意图;第五图为习知技术之半导体记忆装置示意图;以及第六图为本发明之方法之方块图。 |
