| 主权项 |
1.一种多位元储存单元之页模式浮动闸极记忆体装置,其主要包括有:一浮动闸极记忆单元阵列,其中包括:数字线,连接至对应之浮动闸极记忆单元、数位元线,连接至对应之浮动闸极记忆单元组;一字线电压源,用以提供数字线所需之电压,数字线所需之电压对应于浮动闸极记忆单元之门限位准;一解码逻辑用以使字线电压源连接至数字线中之一被选择的字线;数位元闩,耦合至对应之数位元线并包括一第一状态及一第二状态,数位元闩包括一电路用以根据位元线上之信号使位元闩由第一状态变至第二状态,其中位元线上之信号系由对应之位元线所选择之字线上之电压与浮动闸极记忆单元之门限位准相比较而产生;一逻辑,用以控制字线电压源及位元闩以施加一系列之字线电压,并于施加一系列之字线电压后感测位元闩之状态以决定记忆单元中所贮存之门限位准。2.如申请专利范围第1项中所述之多位元储存单元之页模式浮动闸极记忆体装置,包括一缓冲器记忆体耦合至数位元线,其中包括一逻辑,用以感测数位元闩之状态、一电路,将代表数位元闩状态之资料转移至缓冲器记忆体。3.如申请专利范围第2项中所述之多位元储存单元之页模式浮动闸极记忆体装置,其中对应一位元闩之缓冲器记忆体至少包括2记忆位元。4.如申请专利范围第2项中所述之多位元储存单元之页模式浮动闸极记忆体装置,其中用以将代表数位元闩状态之资料转移至缓冲器记忆体之电路包括一逻辑,用以累加位元之状态并将结果贮存至缓冲器记忆体。5.如申请专利范围第2项中所述之多位元储存单元之页模式浮动闸极记忆体装置,其中缓冲器记忆体可由静态随机存取记忆体阵列所组成。6.如申请专利范围第1项中所述之多位元储存单元之页模式浮动闸极记忆体装置,包括:一逻辑,利用选择性地设定门限位准至记忆单元以程式化该记忆单元。7.如申请专利范围第1项中所述之多位元储存单元之页模式浮动闸极记忆体装置,其中浮动闸极记忆单元阵列为反或闸型阵列。8.如申请专利范围第1项中所述之多位元储存单元之页模式浮动闸极记忆体装置,包括:一程式化逻辑,用以控制字线电压源及数位元闩以程式化连接至被选择字线所对应之一组浮动闸极记忆单元,其中程式化逻辑包括一控制逻辑,执行以下操作:一第一门限循环,用以将数位元闩中对应于耦合至需程式化至第一门限位准之记忆单元所对应之位元线的位元闩设定至程式化状态,而将耦合至剩余的位元线的位元闩设定至清除状态,执行程式化循环包括施加一程式化电压至耦合至贮存程式化状态的位元闩之位元线,及施加一对应于第一门限位准之第一字线电压至被选择的字线,在施加第一字线电压后将数位元闩设定至清除状态以指示第一门限位准以成功地程式化,一逻辑用以重试程式化循环直到所有位元闩均以设定至清除状态或遇道其它错误;一第二门限循环,用以将数位元闩中对应于耦合至需程式化至第二门限位准之记忆单元所对应之位元线的位元闩设定至程式化状态,而将清除状态及以程式化至第一门限位准之位元闩设定至清除状态,执行程式化循环包括施加一程式化电压至耦合至贮存程式化状态的位元闩之位元线,及施加一对应于第二门限位准之第二字线电压至被选择的字线,在施加第二字线电压后将数位元闩设定至非程式化状态以指示第二门限位准以成功地程式化,一逻辑用以重试程式化循环直到所有位元闩均以设定至清除状态或遇到其它错误。9.如申请专利范围第8项中所述之多位元储存单元之页模式浮动闸极记忆体装置,其中控制逻辑进一步执行以下操作:一第三门限循环,用以将数位元闩中对应于耦合至需程式化至第三门限位准之记忆体单元所对应之位元线的位,而将清除状态及以程式化至第一门限位准以及程式化至第二门限位准之位元闩设定至清除状态,执行程式化循环包括施加一程式化电压至耦合至贮存程式化状态的位元闩之位元线,及施加一对应于第三门限位准之第三字线电压至被选择的字线,在施加第三字线电压后将数位元闩设定至非程式状态以指示第三门限位准以成功地程式化,一逻辑用以重试程式化循环直到所有位元闩均以设定至非程式化状态或遇道其它错误。10.如申请专利范围第8项中所述之多位元储存单元之页模式浮动闸极记忆体装置,其中其它错误包括重试次数超过上限。11.如申请专利范围第8项中所述之多位元储存单元之页模式浮动闸极记忆体装置,其中程式化循环包括施加一负电压至被选择的字线。12.如申请专利范围第8项中所述之多位元储存单元之页模式浮动闸极记忆体装置,其中非程式化状态之浮动闸极记忆单元其门限位准高于第一门限位准及第二门限位准。13.如申请专利范围第1项中所述之多位元储存单元之页模式浮动闸极记忆体装置,其中一逻辑,用以于施加一系列之字线电压后感测位元闩之状态包括一电路用以施加一第一电压至位元线、隔开位元线以使耦合至贮存低于字线电压之门限位准的浮动闸极记忆单元的位元线被驱动至一第二电压,而在位元线电压被驱至第二电压时设定对应之位元闩至第二状态。14.如申请专利范围第13项中所述之多位元储存单元之页模式浮动闸极记忆体装置,其中第二电压低于第一电压。15.一种于半导体基质上之浮动闸极记忆体模组,包括:一记忆体阵列,至少包含X列与Y行之浮动闸极记忆体单元,浮动闸极记忆单元分别具有一控制闸极、源极端及汲极端,而一行浮动闸极记忆单元包括数行段落;X条字线,每条字线耦合至X列浮动闸极记忆单元中的一个浮动闸极记忆单元;数局部位元线,耦合至对应之浮动闸极记忆单元行段落之汲极端;数局部源极线,耦合至对应之浮动闸极记忆单元行段落之源极端以成为一源极电压源;数全域位元线;一资料输入/输出电路,耦合至数全域位元线以读取或写入资料至记忆体阵列;一选择电路,耦合至数局部位元线及数全域位元线以使数局部位元线与数全域位元线间产生选择性的连接,如此,Y行浮动闸极记忆单元之存取可经由数全域位元线及资料输入/输出电路达成;一程式化逻辑,利用将浮动闸极记忆单元之门限位准设定至一或二个位准以上以程式化浮动闸极记忆单元。16.如申请专利范围第15项中所述之浮动闸极记忆体模组,其中包括:一字线电压源,用以提供数字线所需之电压,数字线所需之电压对应于浮动闸极记忆单元之门限位准;一解码逻辑,用以使字线电压源连接至数字线中之一被选择的字线;数位元闩,耦合至对应之数全域位元线并包括一第一状态及一第二状态,数位元闩包括电路用以根据全域位元线上之信号使位元闩由第一状态变至第二状态其中全域位元线上之信号系由对应之全域位元线所选择之字线上之电压与浮动闸极记忆单元之门限位准相比较而产生;一逻辑,用以控制字线电压源及位元闩以施加一系列之字线电压并于施加一系列之字线电压后感测位元闩之状态以决定记忆单元中所贮存之门限位准。17.如申请专利范围第16项中所述之浮动闸极记忆体模组,其中一资料输入/输出电路包括一缓冲器记忆体,耦合至数全域位元线,其中包括一逻辑,用以感测数位元闩之状态、一电路,将代表数位元闩状态之资料转移至缓冲器记忆体。18.如申请专利范围第17项中所述之浮动闸极记忆体模组,其对应一位元闩之缓冲器记忆体至少包括2记忆位元。19.如申请专利范围第17项中所述之浮动闸极记忆体模组,其中用以将代表数位元闩状态之资料转移至缓冲器记忆体之电路包括一逻辑,用以累加位元之状态并将结果贮存至缓冲器记忆体。20.如申请专利范围第17项中所述之浮动闸极记忆体模组,其中缓冲器记忆体可由静态随机存取记忆体阵列所组成。21.如申请专利范围第15项中所述之浮动闸极记忆体模组,其中之Y行浮动闸极记忆单元包括N对浮动闸极记忆单元行段落,其中数对浮动闸极记忆单元行段落包括:二局部位元线,耦合至选择电路;一局部源极线,耦合至源极参考电路;一第一浮动闸极记忆单元组,于浮动闸极记忆单元行段落对中之第一浮动闸极记忆单元行段落,位于二局部位元线中之一局部位元线与局部源极线之间;一第二浮动闸极记忆单元组,于浮动闸极记忆单元行段对中之第二浮动闸极记忆单元行段落,位于二局部位元线中之另一局部位元线与局部源极线之间;M条字线中之字线组包括耦合至浮动闸极记忆单元之第一字线组及耦合至浮动闸极记忆单元之第二字线组;选择电路,包括一段落选择电路,耦合至二条局部位元线及至少一条全域位元线,以使第一字线组与第二字线组和数全域位元线中至少一条全域位元线产生选择性的连接。22.如申请专利范围第15项中所述之浮动闸极记忆体模组,包括:一字线电压源,用以提供数字线所需之电压,数字线所需之电压对应于浮动闸极记忆单元之门限位准;一解码逻辑,用以使字线电压源连接至数字线中之一被选择的字线;数位元闩,耦合至对应之数全域位元线并包括一第一状态及二状态,数位元闩包括电路用以根据全域位元线上之信号元闩由第一状态变至第二状态其中全域位元线上之信号系全域位元线所选择之字线上之电压与浮动闸极记忆体单元之门限位准相比较而产生;一程式化逻辑,用以控制字线电压源及数位元闩以程式化连接至被选择字线所对应之一组浮动闸极记忆单元,其中程式化逻辑包括一控制逻辑执行以下操作:一第一门限循环,用以将数位元闩中对应于耦合至需程式化至第一门限位准之记忆单元所对应之全域位元线的位元闩设定至程式化状态,而将耦合至剩于的全域位元线的位元闩设定至清除状态,执行程式化循环包括施加一程式化电压至耦合至贮存程式化状态的位元闩之全域位元线,及施加一对应于第一门限位准之第一字线电压至被选择的字线,在施加第一字线电压后将数位元闩设定至清除状态以指示第一门限位准以成功地程式化,一逻辑用以重试程式化循环直到所有位元闩均以设定至清除状态或遇道其它错误;一第二门限循环,用以将数位元闩中对应于耦合至需程式化至第二门限位准之记忆单元所对应之全域位元线的位元闩设定至程式化状态,而将清除状态及以程式化至第一门限位准之位元闩设定至清除状态,执行程式化循环包括一程式化电压至耦合至贮存程式化状态的位元闩之全域位元线,及施加一对应于第二门限位准之第二字线电压至被选择的字线,在施加第二字线电压后将数位元闩设定至非程式状态以指示第二门限位准以成功地程式化,一逻辑用以重试程式化循环直到所有位元闩均以设定至清除状态或遇道其它错误。23.如申请专利范围第22项中所述之浮动闸极记忆体模组,其中控制逻辑进一步执行以下操作:一第三门限循环用以将数位元闩中对应于耦合至需程式化至第三门限位准之记忆单元所对应之全域位元线的位而将非程式化状态及以程式化至第一门限位准以及程式化至第二门限位准之位元闩设定至清除状态,执行程式化循环包括施加一程式化电压至耦合至贮存程式化状态的位元闩之全域位元线,及施加一对应于第三门限位准之第三字线电压至被选择的字线,在施加第三字线电压后将数位元闩设定至非程式状态以指示第三门限位准以成功地程式化,一逻辑,用以重试程式化循环直到所有位元闩均以设定至清除状态或遇道其它错误。24.如申请专利范围第22项中所述之浮动闸极记忆体模组,其中其它错误包括重试次数超过上限。25.如申请专利范围第22项中所述之浮动闸极记忆体模组,其中程式化循环包括施加一负电压至被选择的字线。26.如申请专利范围第22项中所述之浮动闸极记忆体模组,其中清除状态之浮动闸极记忆单元其门限位准高于第一门限位准及第二门限位准。27.如申请专利范围第16项中所述之浮动闸极记忆体模组,其中一逻辑,用以于施加一系列之字线电压后感测位元闩之状态包括电路用以施加一第一电压至全域位元线、隔开全域位元线以使耦合至贮存低于字线电压之门限位准的浮动闸极记忆单元的全域位元线被驱动至一第二电压,而在全域位元线电压被驱至第二电压时设定对应之位元闩至第二状态。28.如申请专利范围第27项中所述之浮动闸极记忆体模组,其中第二电压低于第一电压。29.一种应用于浮动闸极记忆单元以决定记忆单元所贮存之状态之方法,其中浮动闸极记忆单元阵列包括数位元线,耦合至对应之浮动闸极记忆单元行、数字线,耦合至对应之浮动闸极记忆单元列及数位元闩,耦合至对应之数位元线,包括以下步骤:设定一组连接至可存取浮动闸极记忆单元之位元线至一初始电压;施加一第一字线电压至被选择而连接至可存取浮动闸极记忆单元之字线;施加一第一字线电压后之第一反应为对上述之一组位元线中通过一确定的门限位准之位元线,平行地贮存一定値至通过门限位准之位元线所对应之位元闩;在上述之第一反应后,贮存位元闩中之资料;在上述之第一反应后,设定一组位元线至一初始电压;施加一第二字线电压至被选择之字线,其中第二字线电压与第一字线电压不同;施加一第二字线电压后之第二反应为对上述之一组位元线中通过一确定的门限位准之位元线,平行地贮存一定値至通过门限位准之位元线所对应之位元闩;在上述之第二反应后,贮存位元闩中之资料。30.如申请专利范围第29项中所述之方法,其中之初始电压高于确定的门限位准。31.如申请专利范围第29项中所述之方法,其中之初始电压低于确定的门限位准。32.如申请专利范围第29项中所述之方法,其中包括一穿越电晶体,于定电压源与位元闩组中对应之位元闩之间间而穿越电晶体之闸极连接至位元线组中对应之位元线。33.如申请专利范围第29项中所述之方法,其中包括一P通道型穿越电晶体,于电压源与位元闩组中对应之位元闩之间而P通道型穿越电晶体之闸极连接至位元线组中对应之位元线,初始电压必须够高以关闭P通道型穿越电晶体而一确定的门限位准则调至可导通P通道型穿越电晶体。34.如申请专利范围第29项中所述之方法,其中包括一N通道型穿越电晶体,于电压源与位元闩组中对应之位元闩之间而N通道型穿越电晶体之闸极连接至位元线组中对应之位元线,初始电压必须够高以导通N通道型穿越电晶体而一确定的门限位准则调至一够低之电压以关闭N通道型穿越电晶体。35.如申请专利范围第29项中所述之方法,其中第一反应与第二反应包括贮存位元闩中之资料而不引用位元线之电流。36.如申请专利范围第29项中所述之方法,其中设定初始电压之步骤亦可为设定互补之初始电压。37.如申请专利范围第29项中所述之方法,其中位元闩组包括超过500个位元闩。38.如申请专利范围第29项中所述之方法,其中位元闩组包括超过1000个位元闩。39.一种应用于浮动闸极记忆单元以程式化多位元记忆单元之方法,其中浮动闸极记忆单元阵列包括位元线耦合至对应之浮动闸极记忆单元行、数字线耦合对应之浮动闸极记忆单元列及数位元闩耦合至对应之数位元线,包括以下步骤:于一第一门限循环,将数位元闩中对应于耦合至需程式化至第一门限位准之记忆单元所对应之位元线的位元闩设定至程式化状态而将耦合至剩余的位元线的位元闩设定至清除状态;执行一第一位准程式化与程式化验证循环包括以下步骤:1)施加一程式化电压至耦合至贮存程式化状态的位元闩之位元线;2)设定一组连接至可存取浮动闸极记忆单元之位元线至一初始电压;3)施加一第一字线电压至被选择而连接至可存取浮动闸极记忆单元之字线,其中第一字线电压对应于第一门限位准;4)对应于位元线上之电压变化,在施加一第一字线电压后将通过一确定的门限位准之位元线所对应之位元闩平行地设定至清除状态;重试第一位准程式化与程式化验证循环直到所有位元闩均以设定至清除状态或遇道其它错误;于一第二门限循环将数位元闩中对应于耦合至需程式化至第二门限位准之记忆单元所对应之位元线的位元闩设定至程式化状态而将耦合至剩余的位元线的位元闩设定至清除状态;执行一第二位准程式化与程式化验证循环包括以下步骤:1)施加一程式化电压至耦合至贮存程式化状态的位元闩之位元线;2)设定一组连接至可存取浮动闸极记忆单元之位元线至一初始电压;3)施加一第二字线电压至被选择而连接至可存取浮动闸极记忆单元之字线,其中第二字线电压对应于第二门限位准;4)对应于位元线上之电压变化,在施加一第二字线电压后将通过一确定的门限位准之位元线所对应之位元闩平行地设定至清除状态;重试第二位准程式化与程式化验证循环直到所有位元闩均以设定至清除状态或遇道其它错误。40.如申请专利范围第39项中所述之方法,其中在第二位准程式化与程式化验证循环之重试结束后执行下述步骤:于一第三门限循环将数位元闩中对应于耦合至需程式化至第三门限位准之记忆单元所对应之位元线的位元闩设定至程式化状态而将耦合至剩余的位元线的位元闩设定至清除状态;执行一第三位准程式化与程式化验证循环包括以下步骤:1)施加一程式化电压至耦合至贮存程式化状态的位元闩之位元线;2)设定一组连接至可存取浮动闸极记忆单元之位元线至一初始电压;3)施加一第三字线电压至被选择而连接至可存取浮动闸极记忆单元之字线,其中第三字线电压对应于第三门限位准;4)对应于位元线上之电压变化,在施加一第三字线电压后将通过一确定的门限位准之位元线所对应之位元闩平行地设定至清除状态;重试第三位准程式化与程式化验证循环直到所有位元闩均以设定至清除状态或遇道其它错误。图式简单说明:第一图系为本发明之多位元记忆单元记忆体积体电路之方块图。第二图系为根据本发明所实施之快闪式EEPROM单元阵列之结构图。第三图系为根据本发明所实施之位元闩简图。第四图系为位元闩的细部电路图。第五图系为执行程式化及程式化验证的流程图。第六图系为多位准程式化及程式化验证的流程图。第七图系为多位准页读取操作的流程图。第八图系为清除验证操作之流程图。 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