积体电路之电容器介电层的制造方法

摘要

一种积体电路之电容器氮化矽／氧化矽(NO)介电层双层结构的制造方法，首先，在半导体矽基板上，形成隔离用的场氧化层。接着，沈积一层复晶矽膜，以作为电容器之储存电极，接着沈积一层四乙氧基矽烷(TEOS)，然后利用微影及蚀刻技术，在四乙氧基矽烷(TEOS)层上制定出接触窗延展区(contact extension)和电容器的图案。再于主动元件区域内制定出源／汲极，接着长出一层氧化矽于复晶矽膜及源／汲极之上，继续植入杂质于源／汲极区域内，在进行杂质驱入之前，先长出一层氮化矽于氧化矽膜上，此氮化矽膜可以阻止多余的氧化矽于高温驱入时生成，达成改良电容器介电层品质的功效。最后，再沈积一层金属作为上电极和接触窗之用。一种高良率和高稳定性的积体电路电容器结构于焉完成。

主权项

1.一种积体电路之电容器介电层的制造方法,系包含下列步骤:(a)在半导体矽基板上形成隔离用的场氧化层(field oxide);(b)mbox形成复晶矽膜于所述场氧化层之上;(c)沈积一绝缘层于所述复晶矽膜之上;(d)利用微影及电浆蚀刻技术;在绝缘层之上制定出接触窗延展区和电容器的图案;(e)利用微影及电浆蚀刻技术,在复晶矽膜之上制定出复晶矽层的图案;(f)长出一层氧化矽膜于电容器区域内所述复晶矽膜之上;(g)进行杂质植入于所述半导体矽基板内,以形成源/汲极区域;(h)沈积一层氮化矽膜于所述氧化矽膜之上;(i)进行杂质高温驱入(drive-in);(j)沈积金属于所述接触窗内和所述氮化矽膜之上。2.如申请专利范围第1项所述之积体电路之电容器介电层的制造方法,其中所述复晶矽膜,其厚度系介于2000到4000埃之间。3.mbox如申请专利范围第1项所述之积体电路之电容器介电层的制造方法,其中所述绝缘层,系为四乙氧基矽烷(tetraethoxysilane;TEOS),其厚度介于2000至4000埃之间。4.如申请专利范围第1项所述之积体电路之电容器介电层的制造方法,其中所述氧化矽膜,其厚度介于20到150埃之间。5.如申请专利范围第1项所述之积体电路之电容器介电层的制造方法,其中所述氮化矽膜,其厚度介于100到500埃之间。图示简单说明:第一图为利用习知技艺所制作的氮化矽/氧化矽(NO)积体电路电容器介电层之制程剖面图。第二图至第七图为本发明实施例之制程剖面图(processcrosssectional view)。