| 主权项 |
1.一种快闪记忆细胞元的修补电路,系包含:一个位址产生电路,藉由侦测输入源的电压来产生位址;一个修补控制电路,可以依据该位址产生电路的输出信号和数个输入信号,产生一个冗余细胞元的编程、编程检查和读出等三种操作执行信号;一个第一解码电路,其输入包括该位址产生电路的位址、该修补控制电路所输出该冗余细胞元的编程检查信号、和一个旗标位址;一个熔接区,其中的闸极线是依据该第一解码电路的输出信号加以选择的;一个电压产生电路,以该修补控制电路所输出该冗余细胞元的编程信号作为输入,可以供应电压给该熔接区中选定细胞元的控制闸极;一个感应放大电路,以该修补控制电路所输出该冗余细胞元的编程信号、读出信号和修补位址作为输入,可以感应该熔接区中的细胞元资料;一个资料锁存与位址比较电路,以该第一解码电路的输出信号和修补位址作为输入,可以将该感应放大电路所感应的资料锁存起来,并将所锁存的资料与该输入的修补位址加以比较,确认是否相符;以及一个第二解码电路,依据该资料锁存与位址比较电路所输出的位址,选定一个修补线,并产生一个控制信号以避免通过主要细胞元。2.根据申请专利范围第1项的修补电路,其中该修补控制电路系包含:一个第一反及闸极,以一个修补输入信号和编成输入信号作为输入,并经由一个反相器输出编程该冗余细胞元所需的编程信号;一个第二反及闸极,以该修补输入信号和读出信号作为输入,并经由一个反相器输出该冗余细胞元的编程检查信号;一个具有三个输作的反及闸极,以该位址产生电路输出的一个锁存信号、一个读出信号和该第二反及闸极的输出信号作为输入。3.根据申请专利范围第1项的修补电路,其中该位址产生电路在电源启动(POWER-ON)后,即可产生一个位址,以便自动地选择该熔接区中选定的闸极线。4.根据申请专利范围第1项的修补电路,其中该位址产生电路系包含:一个锁存电路,其输入的信号当电源降到某一水平之下时会产生变动,而且当输入变成低电位,在下一个控制信号输入之前又未接收到输入时,就会将输入锁存起来;一个振荡电路,以该锁存电路的输出信号作为输入;以及一个内部电路,以该振荡电路的输出作为输入,并依据当电源降到某一水平之下时会产生变动的信号而重设(RESET);其中该位址产生电路是在最后一个旗标位址经由数个逻辑电路完成读出和锁存的操作后,才产生位址,而当该内部计数器运作时,该旗标位址会连续的产生。5.根据申请专利范围第1项的修补电路,其中该锁存电路包含一个以设定信号作为输入的反及闸极,该信号当电源降到某一水平之下时会产生变动,并且输入到该反及闸极的其他输入端,而依据接收该反及闸极之输出信号作为输入的PMOS电晶体的操作,将该信号锁存起来。6.根据申专利范围第1项的修补电路,其中该第一解码电路可以依据该位址产生电路所产生的旗标位址何外界所送入的旗标位址,选出该熔接区中选定的闸极线。7.根据申专利范围第1项的修补电路,其中该电压产生电路可以依据以编程输入信号作为输入的PMOS电晶体和NMOS电晶体的操作,选择性地提供编程电压和读出电压给该熔接区之细胞元的控制闸极。8.根据申专利范围第1项的修补电路,其中该资料锁存和位址比较电路系包含:一个锁存电路,可以将感应自该感应放大器的资料锁存起来;以及一个位址比较电路,可以比较该锁存的资料和输入的位址,以决定是否相符。9.一种快闪记忆细胞元的修补方法,其步骤系包含:送入一个修补信号和读出信号,启动修补检查状态;送入一个旗标位址,以供检查;检查旗标细胞元的使用情形;依据该旗标细胞元的使用情形,分别储存使用的旗标细胞元和未使用的旗标细胞元;检查最后一个旗标位址,如果它不是最后的旗标位址,就送入下一个旗标位址并重覆检查的步骤;并且检查最后的旗标位址,如果它是最后的旗标位址,就送入一个读出信号,并终止该修补检查的操作。10.一种快闪记忆细胞元的修补方法,其步骤系包含:送入一个修补信号,开始修补状态;送入一个未经使用的旗标位址,或一个修补位址;送入一个编程信号后,进行编程一段特定的时间;送入该编程信号和读出信号后,检查该旗标细胞元的修补状况;检查该旗标细胞元的修补状况,如果没有修补完成,继续送入该编程信号的步骤并重覆修补的操作;检查该旗标细胞元的修补状况,如果已经修补完成,送入读出信号,并检查最后位址的修补状况;如果最后位址没有修补完成,继续送入该编程信号的步骤,并重覆修补的操作;并且如果最后位址已经修补完成,就送入一个读出信号,终止修补的操作。图示简单说明:第一图的方块图,说明了本发明之快闪记忆体细胞元的修补电路;第二图是第一图中修补控电路的详细电路图;第三图是第一图中位址产生电路的详细电路图;第四图是第一图中锁存电路的详细电路图;第五图是第一图中第一解码电路的详细电路图;第六图是第一图中电压供应电路的详细电路图;第七图A和第七图B是第一图中感应放大电路的详细电路图;第八图是第一图中资料锁存和位址比较电路的详细电路图;第九图是第一图中第二解码电路的详细电路图;而第十图A和第十图B的流程图,说明了本发明的修补方法。 |
