| 主权项 |
1.一种记忆体合并逻辑(MML)半导体装置,包含:具有一自我对齐接触构造的一记忆体区和具有包括n型金属氧化半导体(NMOS)和p型金属氧化半导体(PMOS)的一双闸极构造之一逻辑区被整合在一起;该记忆体区包括:一聚合物闸极电极;一硬式光罩图型,形成在该聚合物闸极电极上且由氮化物材料组成;一区隔器,沿着该聚合物闸极电极之侧壁形成且由氮化物材料组成;及一自我对齐接触点,形成于相邻区隔器间且与形成在一半导体基体上的一杂质植入区电气地连接,该逻辑区包括:矽化物处理NMOS和PMOS闸极电极;及矽化物处理源极/汲极区;以及其中该聚合物闸极电极之高度小于该等NMOS和PMOS闸极电极之高度。2.依据申请专利范围第1项之MML半导体装置,其中该聚合物闸极电极包含由矽组成且掺有传导型杂质的一闸极传导图型、及一矽化物图型。3.依据申请专利范围第1项之MML半导体装置,其中该闸极传导图型系一多晶矽图型;及该矽化物图型系一矽化钨图型。4.依据申请专利范围第1项之MML半导体装置,其中该NMOS闸极电极包含由矽组成且掺有n型杂质的一闸极传导图型、及由一自我对齐矽化物(SALICIDE)程序形成的一矽化物图型。5.依据申请专利范围第4项之MML半导体装置,其中该闸极传导图型系一多晶矽图型;及该矽化物图型系一矽化钴图型。6.依据申请专利范围第1项之MML半导体装置,其中该PMOS闸极电极包含由矽组成且掺有p型杂质的一闸极传导图型、及由一SALICIDE程序形成的一矽化物图型。7.依据申请专利范围第6项之MML半导体装置,其中该闸极传导图型系一多晶矽图型;及该矽化物图型系一矽化钴图型。8.依据申请专利范围第1项之MML半导体装置,其中该聚合物闸极电极及该等矽化物处理NMOS和PMOS闸极电极包含不同的矽化物图型。9.依据申请专利范围第1项之MML半导体装置,其更包含插置于该聚合物闸极电极和该区隔器间的一闸极聚氧化物层。10.依据申请专利范围第1项之MML半导体装置,其更包含以从该聚合物闸极电极之侧壁到该区隔器的方向来依序插置的该闸极聚氧化物层、一氮化物层、及一中介温度氧化物层。11.依据申请专利范围第1项之MML半导体装置,其更包含以从该聚合物闸极电极之侧壁到该区隔器的方向来依序插置的该闸极聚氧化物层及该中介温度氧化物层。12.依据申请专利范围第1项之MML半导体装置,其更包含置于该聚合物闸极电极及该等NMOS和PMOS闸极电极上方的一层际介电质,其中依序堆叠有该中介温度氧化物层和该氮化物层的一矽化物阻挡层被插置于该区隔器和该层际介电质间。13.一种制造MML半导体装置之方法,该方法包括下列步骤:(a)准备界定有一记忆体区和一逻辑区、且已形成有在由绝缘层界定的一主动区上形成之一绝缘层和一闸极氧化物层的一半导体基体;(b)在该记忆体和该逻辑区上形成由矽组成的一闸极传导层;(c)降低形成在该记忆体区上的该闸极传导层之高度,且把一预定传导型杂质植入该经降低闸极传导层;及(d)使用沉积和微影来只在该记忆体区上的该经降低闸极传导层上形成一矽化物层,其中,该矽化物层之上表面低于形成在该逻辑区上的该闸极传导层之上表面。14.依据申请专利范围第13项之方法,其中该步骤(c)更包含下列步骤:(c1)在该逻辑区上形成一光阻图型;(c2)由使用该光阻图型作为蚀刻光罩的一蚀刻程序来蚀刻形成在该记忆体区上的该闸极传导层,且使在该记忆体区上的该闸极传导层低于在该逻辑区上的该闸极传导层;及(c3)实施一离子植入程序来把一预定传导型杂质植入在该记忆体区上的该经降低闸极传导层。15.依据申请专利范围第13项之方法,其中该步骤(d)更包含下列步骤:(d1)在该记忆体区和该逻辑区上形成一矽化物层,其中形成在该记忆体区上的该矽化物层之上表面系低于形成在该逻辑区上的该闸极传导层之上表面;(d2)在该记忆体区上形成的该矽化物层上形成光阻图型;(d3)使用该光阻图型作为蚀刻光罩来去除形成在该逻辑区上的该矽化物层;及(d4)去除该光阻图型。16.依据申请专利范围第13项之方法,其中在该步骤(d)后更包含下列步骤:(e1)在该记忆体区和该逻辑区上将形成有该等闸极电极的部份上形成由氮化物组成之硬式光罩图型;(f1)在该记忆体区和该逻辑区上分别形成掺有预定杂质的该聚合物闸极电极及不掺有杂质的该等NMOS和PMOS闸极电极;(g1)由一离子植入程序来实施具有在该记忆体区和该逻辑区中所需的一传导型杂质之微掺的汲极(LDD)构造;(h1)把一氮化物层和一氧化物层依序形成于已实施有LDD构造的半导体基体之整个表面上;(i1)把只形成在该逻辑区上的氮化物层选择性地去除;及(j1)藉由一湿式蚀刻程序来去除形成在该逻辑区上的一氮化物层和形成在该等NMOS和PMOS闸极电极上的一硬式光罩图型。17.依据申请专利范围第16项之方法,其中在步骤(f1)中,该闸极氧化物层被使用为一蚀刻停止层。18.依据申请专利范围第16项之方法,其中在该步骤(h1)中形成的该氧化物层系一中介温度氧化物层。19.依据申请专利范围第16项之方法,其中在该步骤(j1)后更包括下列步骤:(k1)沿着该聚合物闸极电极及该等NMOS和PMOS闸极电极之侧壁来形成由氮化物组成的一区隔器;(l1)把一预定传导型杂质植入该记忆体区和该逻辑区来形成源极/汲极区,同时把一预定传导型杂质植入该等NMOS和PMOS闸极电极;(m1)把形成在该逻辑区上的该等NMOS和PMOS闸极电极之上表面及该源极/汲极区曝光;(n1)藉由一自我对齐矽化物(SALICIDE)程序来在该逻辑区上的该等NMOS和PMOS闸极电极之上表面和该源极/汲极区上形成一矽化物图型;(o1)把一层际介电质形成于该半导体基体之整个表面上;及(p1)由一SAC程序来形成与形成在该记忆体区上的源极/汲极区电气连接之一自我对齐接触(SAC)。20.依据申请专利范围第19项之方法,其中在该步骤(m1)前,更包含把依序堆叠有一中介温度氧化物层和一氮化物层的一矽化物阻挡层选择性地只形成在该记忆体区上之步骤。21.依据申请专利范围第13项之方法,其中在该步骤(d)后更包含下列步骤:(e2)使在该记忆体区和该逻辑区上将形成有闸极电极的部份上分别形成由氮化物组成的一硬式光罩图型和一光阻图型;及(f2)藉由使用该硬式光罩图型和该光阻图型作为蚀刻光罩的一蚀刻程序,使在该记忆体区和该逻辑区上分别形成掺有预定杂质的一聚合物闸极电极和不掺有杂质的NMOS和PMOS闸极电极。22.依据申请专利范围第21项之方法,其中在该步骤(f2)中,该闸极氧化物层被使用为一蚀刻停止层。23.依据申请专利范围第21项之方法,其中在该步骤(f2)后,更包含下列步骤:(g2)把光阻图型去除;(h2)由一离子植入程序来实施具有在该记忆体区和该逻辑区中所需的一传导型之LDD构造;(i2)在该聚合物闸极电极及该等NMOS和PMOS闸极电极之侧壁上形成由氮化物组成的一区隔器;(j2)由一离子植入程序来在该记忆体区和该逻辑区上形成源极/汲极区;(k2)把依序堆叠有一中介温度氧化物层和一氮化物层的一矽化物阻挡层选择性地只形成在该记忆体区上;(l2)藉由一湿式蚀刻程序来把该等NMOS和PMOS之闸极电极的上表面和该等NMOS和PMOS之源极/汲极区曝光,同时用该矽化物阻挡层来保护该记忆体区;(m2)实施一个SALICIDE程序,以在该等NMOS和PMOS闸极电极的上表面及该等NMOS和PMOS之源极/汲极区上形成一矽化物图型;(n2)使一层际介电质形成于该半导体基体之整个表面上;及(o2)由一个SAC程序来形成与形成在该记忆体区上的源极/汲极区电气连接之一个SAC。图式简单说明:第1A-1H图系说明根据本发明之第一实施例来制造一记忆体合并逻辑(MML)半导体装置之程序的横截面图;及第2A-2E图系说明根据本发明之第二实施例来制造一MML半导体装置之程序的横截面图。 |
