| 主权项 |
1.一种半导体装置,系属于在设于带载子之装置孔内配置半导体晶片,电气方式地连接设置带载子的引线之一端,及上述半导体晶片之外部端子所成的半导体装置,其特征为:将上述半导体晶片之厚度形成比上述带载子之厚度较薄,而且以封止树脂封止上述半导体晶片成为覆盖其主面及背面的双方者。2.如申请专利范围第1项所述之半导体装置,其中,将上述半导体晶片,配置在上述带载子之厚度方向位置平行于半导体晶片之主面的应力中立面者。3.如申请专利范围第1项所述之半导体装置,其中,将上述引线向其厚度方向折弯并与上述外部端电气方式地连接者。4.如申请专利范围第1项所述之半导体装置,其中,将上述封止树脂上下面之高度位置,与上述带载子上下面之高度位置一致者。5.如申请专利范围第1项所述之半导体装置,其中,在上述带载子之一部分,形成将上述封止树脂之成形工程所用的金属模之浇口与上述装置孔相连通之封止树脂注入用的连通口者。6.如申请专利范围第5项所述之半导体装置,其中,在上述带载子,形成将上述封止树脂之成形工程所用的金属模之出气口与上述带载子之装置孔相连通空气排出用的连通口者。7.如申请专利范围第5项所述之半导体装置,其中,在上述封止树脂注入用之连通口近旁的上述带载子之表面,于上述封止树脂之成形工程时封止树脂所接触之部分形成施以镀处理者。8.如申请专利范围第1项所述之半导体装置,其中,在上述带载子,形成将上述封止树脂之成形工程所用的金属模之出气口与上述带载子之装置孔相连通空气排出用的连通口者。9.如申请专利范围第1项所述之半导体装置,其中,在上述引线之另一端侧,设置与实装半导体装置所用之实装基板的配线电气方式地连接的凸出电极者。10.如申请专利范围第1项所述之半导体装置,其中,将上述引线之另一端侧,藉从上述带载子之外周突出,形成与实装半导体装置所用之实装基板的配线电气方式地连接的外引线部者。11.如申请专利范围第1项所述之半导体装置,其中,上述半导体晶片系藉由旋转蚀刻法研磨其背面者。12.如申请专利范围第1项所述之半导体装置,其中,上述带载子之厚度为300m以下,上述半导体晶片之厚度为150m,上述半导体晶片之应力中立面与整体半导体装置之应力中立面的相对性偏位量为60m以内者。13.如申请专利范围第1项所述之半导体装置,其中,在上述半导体晶片之外部端子设置全凸出电极,并接合上述金凸出电极与上述引线之一端者。14.如申请专利范围第1项所述之半导体装置,其中,在上述引线之一端施行镀处理,并直接接合该引线之端部与上述半导体晶片之外部端子者。15.一种半导体装置,其特征为具有:在重叠多数个的带载子之各该装置孔内,配置有比上述带载子之厚度较薄的半导体晶片,电气方式地连接设于上述多数个重叠的各该带载子之引线的一端,及上述各该装置孔内的半导体晶片之外部端子,上述各该半导体晶片系以封止树脂覆盖其主面与背面双方,电气方式地连接上述多数个重叠之各该带载子之共通信号用及电源用之引线彼此间而作为与实装基板之配线电气方式地连接之连接端子导出至外部的叠层封装构造者。16.如申请专利范围第15项所述之半导体装置,其中,上述叠层封装构造系重叠多数个单体封装,上述单体封装系将以电气方式地连接上述引线之一端与上述半导体晶片之外部端子之状态所配置的半导体晶片以封止树脂封止于一个带载子之装置孔内所成者。17.如申请专利范围第15项所述之半导体装置,其中,上述叠层封装构造系藉由一并成形之相同封止树脂封止上述各该半导体晶片所成者。18.如申请专利范围第15项所述之半导体装置,其中,在上述多数个重叠之各该带载子,曝露上述引线之一部分地穿设连接孔,而且在上述连接孔内突出有上述引线之一部分,藉由将导体材料埋入在该连接孔内,电气方式地连接上述多数个重叠的各该带载子之共通信号用及电源用的引线彼此间者。19.如申请专利范围第18项所述之半导体装置,其中,在埋入于上述连接孔内的导体材料之一端,作为上述连接端子设置凸出电极者。20.如申请专利范围第18项所述之半导体装置,其中,在上述连接孔内突出有上述引线之一部分者。21.如申请专利范围第15项所述之半导体装置,其中,在上述多数个重叠之各该带载子,曝露上述引线之一部分地穿设连接孔,而且藉在上述连接孔内施以镀处理,电气方式地连接上述多数个重叠的各该带载子之共通信号用及电源用的引线彼此间者。22.如申请专利范围第15项所述之半导体装置,其中,在上述多数个重叠之各该带载子,曝露上述引线之一部分地穿设连接孔,而在藉在该连接孔插入导体梢,电气方式地连接上述多数个重叠的各该带载子之共通信号用及电源用的引线彼此间,而且作为上述连接端子从上述叠层封装之实装面侧突出上述导体梢之一端者。23.如申请专利范围第15项所述之半导体装置,其中,从各带载子之外周突出上述多数个重叠的各该带载子之引线的另一端,并将该突出之引线部分,折弯重叠成电气方式地连接上述多数个重叠的各该带载子之共通信号用及电源用的引线彼此间者。24.如申请专利范围第15项所述之半导体装置,其中,在须变更上述半导体晶片与引线之连接路径的上述半导体晶片之所定外部端子上禁止形成凸出电极者。25.一种半导体装置之制造方法,系属于在设于带载子之装置孔内配置半导体晶片,电气方式地连接设于上述带载子的引线之一端及上述半导体晶片之外部端子所成的半导体积体电路装置之制造方法,其特征为具备;(a)准备在装置孔之周围配置引线,具有所定厚度之带载子的工程,及(b)准备比上述带载子之厚度较薄,且具有外部端子之半导体晶片的工程,及(c)在上述带载子之装置孔内,配置比上述带载子之厚度较薄的半导体晶片之后,接合上述半导体晶片之外部端子与上述引线之一端的工程,及(d)藉由封止树脂封止上述半导体晶片覆盖其主面与背面之双方的工程。26.如申请专利范围第25项所述之半导体装置之制造方法,其中,在上述封止工程时,将上述封止树脂从成形金属模之浇口经形成于上述带载子的封止树脂注入用连通口注入装置孔内者。27.如申请专利范围第25项所述之半导体装置之制造方法,其中,具有:(a)在上述带载子从内壁面曝露上述引线之一部分地穿设连接孔的工程,及(b)重叠多数个由上述封止工程所成形之单体封装,使上述连接孔之形成位置成为一致,俾形成叠层封装的工程。28.如申请专利范围第27项所述之半导体装置之制造方法,其中,具有:(a)在重叠多数个上述单体封装之工程前,在各该带载子之连接孔内事先埋入导体糊剂的工程,(b)重叠上述导体糊剂所埋入之单体封装而成形叠层封装之后,对于上述重叠工程后之叠层封装施以热处理、熔融上述各该带载子之连接孔内之导体糊剂成为一体的工程者。29.如申请专利范围第27项所述之半导体装置之制造方法,其中,具有:(a)藉由黏接剂重叠多数个上述单体封装俾形成叠层封装的工程,及(b)在穿设于上述叠层封装之各该带载子的连接孔内埋入导体糊剂的工程,及(c)对于上述叠层封装施以热处理的工程者。30.如申请专利范围第25项所述之半导体装置之制造方法,其中,藉由一点接合法接合上述半导体晶片之外部端子与引线,而且随着连接路径之变更,成为将上述外部端子中之所定外部端子与所定引线系不会接合者。31.一种半导体装置之制造方法,其特征为具备:(a)准备在装置孔之周围配置引线,具有所定厚度之带载子的工程,及(b)准备比上述带载子之厚度较薄,且具有外部端子之半导体晶片的工桯,及(c)在形成于上述带载子之装置孔内,配置比上述带载子之厚度较薄的半导体晶片之后,接合上述半导体晶片之外部端子与上述引线之一端的工程,及(d)重叠上述接合工程后之多数个带载子之后,藉由封止树脂一并封止配置于各该带载子之装置孔内的各该半导体晶片的工程者。32.如申请专利范围第31项所述之半导体装置之制造方法,其中,在上述封止工程时,将上述封止树脂从成形金属模之浇口经形成于上述各该带载子之一部分的封止树脂注入用连通口注入各该装置孔内者。图示简单说明:第一图系表示本发明之一实施形态之半导体装置的剖面图。第二图系表示第一图之半导体装置的平面图。第三图系表示第一图之半导体装置之封止树脂成形时的剖面图。第四图至第十图系表示第一图之半导体装置之制造工程中的剖面图。第十一图系表示本发明之其他实施形态之半导体装置的剖面图。第十二图系表示本发明之其他实施形态之半导体装置的剖面图。第十三图系表示本发明之其他实施形态之半导体装置的剖面图。第十四图系表示本发明之其他实施形态之半导体装置的剖面图。第十五图系表示第十四图之半导体装置的平面图。第十六图至第二一图系表示第十四图之半导体装置之制造工程中的剖面图。第二二图至第二五图系表示本发明之其他之半导体装置之制造工程中的剖面图。第二六图系表示本发明之其他实施形态之半导体装置的剖面图。第二七图至第三十图系表示第二六图之半导体装置之制造工程的剖面图。第三一图系表示本发明之其他实施形态之半导体装置的剖面图。第三二图系表示第三一图之半导体装置的平面图。第三三图系表示本发明之其他实施形态之半导体装置的剖面图。第三四图系表示本发明之其他实施形态之半导体装置的剖面图。第三五图系表示本发明之其他实施形态之半导体装置的剖面图。第三六图系表示本发明之其他实施形态之半导体装置的剖面图。第三七图至第三九图系表示第三六图之半导体装置之制造工程中的剖面图。第四十图系表示本发明之其他实施形态之半导体装置的平面图。第四一图系表示第四十图之半导体装置之封止树脂成形工程的剖面图。 |
