| 主权项 |
1.一种记忆体电路,其特征在于,备有由分别具有至少一个读出埠而配设成矩阵状之多数记忆格所构成之记忆格行列,共同连接在上述多数记忆格中之同一行之字语线,以及,共同连接在上述多数记忆格中之n(nEM≧2)行之位元线,而共有上述n条之位元线之记忆格之撷取电晶体之电流驱动能力设定成1:2:……:2n-1之关系。2.如申请专利范围第1项所述之记忆体电路,其特征在于,进一步备有,连接在上述位元线之电流检知型之读出放大器(检测放大器),可检出流过上述位元线之电流量,而输出n位元资料。3.一种记忆体电路,其特征在于,备有,由分别具有多数读出埠之记忆格配设成矩阵状之记忆格行列,连接在上述记忆格行列之同一行之记忆格之字语线,以及,连接在上述记忆格行列之同一列之记忆格之位元线,而共有连接同一行之记忆格之上述多数读出埠中至少两个读出埠之位元线,共有此位元线之n个(nEM≧2)埠之撷取电晶体之电流驱动能力设定1:2:……:2n-1之关系。4.如申请专利范围第3项所述之记忆体电路,其特征在于,进一步备有,连接在上述位元线之电流检知型之读出放大器(检测放大器),可检出流过上述位元线之电流量,而输出n位元资料。5.如申请专利范围第1项所述之记忆体电路,其特征在于,连接在至少一条字语线之2n个记忆格之撷取电晶体之电流驱动能力各不相同。6.如申请专利范围第3项所述之记忆体电路,其特征在于,连接在至少一条字语线之2n个记忆格之撷取电晶体之电流驱动能力各不相同。7.如申请专利范围第1项所述之记忆体电路,其特征在于,连接在至少一条字语线之2n个记忆格之撷取电晶体之门槛値各不相同。8.如申请专利范围第3项所述之记忆体电路,其特征在于,连接在至少一条字语线之2n个记忆格之撷取电晶体之门槛値各不相同。9.如申请专利范围第1项所述之记忆体电路,其特征在于,上述记忆格含有,对上述位元线之电流値进行A/D变换之变换构件。10.如申请专利范围第3项所述之记忆体电路,其特征在于,上述记忆格含有,对上述位元线之电流値进行A/D变换之变换构件。11.如申请专利范围第1项所述之记忆体电路,其特征在于,上述记忆格含有,藉控制信号选择性将资讯保持构件连接在位元线之切换构件。12.如申请专利范围第3项所述之记忆体电路,其特征在于,上述记忆格含有,藉控制信号选择性将资讯保持构件连接在位元线之切换构件。13.一种记忆体电路其特征在于,将多数记忆格群连接在至少一条位元线,在各该记忆格群分别选择最大之一个记忆格,其第n个记忆格群之记忆格可以流通第1个记忆格群之记忆格之2n-1倍之格子电流。14.如申请专利范围第13项所述之记忆体电路,其特征在于,进一步备有,连接在上述位元线,可检出流过位元线之电流量而输出n位元之电流检知型之读出放大器。图示简单说明:第一图系表示本发明第1实施形态之电路图。第二图系表示本发明第2实施形态之电路图。第三图系表示进行选择性写入之架构之电路图。第四图系表示进行选择性写入之架构之电路图。第五图系表示进行选择性写入之架构之电路图。第六图系表示进行选择性写入之架构之电路图。第七图系表示进行选择性写入之架构之电路图。第八图系表示传统之单埠记忆体之架构之电路图。第九图系表示传统之多埠记忆体之架构之电路图。 |
