| 主权项 |
1.一种半导体积体电路装置,系为具备源极被连接至第1电源,汲极端子介由负荷而被连接至2电源之第1的第1导电型MOS电晶体,及汲极被连接至前述第1的第1导电型MOS电晶体之闸极,源极被连接至前述第1电源,闸极被连接至电流源之第2的第1导电型MOS电晶体,及源极被连接至前述第1的第1导电型MOS电晶体之闸极,汲极被连接至前述电流源,闸极被连接至汲极之第3的第1导电型MOS电晶体,其特征为:前述第2的第1导电型MOS电晶体的闸极电位与前述第1电源的电位差之绝对値使其比前述第2及第3的第1导电型MOS电晶体的临界値电压相等或是较小而使其在副临界値领域驱动前述第2及第3的第1导电型MOS电晶体之半导体积体电路装置。2.如申请专利范围第1项之半导体积体电路装置,其中前述第1导电型MOS电晶体系为N通道MOS电晶体,前述第1电源系为低电位电源,前述第2电源系为高电位电源。3.如申请专利范围第2项之半导体积体电路装置,其中前述第1的第1导电型MOS电晶体之基板电位系为与第1导电型相反的导电型。4.如申请专利范围第3项之半导体积体电路装置,其中将前述第3的第1导电型MOS电晶体之基板端子连接至前述第3的第1导电型MOS电晶体之源极端子。5.如申请专利范围第4项之半导体积体电路装置,其中前述第1电流源及前述第2项电流源,系为电阻。6.如申请专利范围第5项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为闸极被连接至接地电源,源极被连接至电源,汲极与前述第3或是第5N通道MOS电晶体的汲极连接之第1P通道MOS电晶体。7.如申请专利范围第5项之半导体积体电路装置,其中前述第1项电流源及前述第2电流源,系为闸极被连接至接地电极,源极被连接至电源,汲极与前述第3或是第5P通道MOS电晶体的汲极连接之第1N通道MOS电晶体。8.如申请专利范围第6项之半导体积体电路装置,其中前述负荷,系为闸极被连接至接地电源,源极被连接至电源,汲极被连接至第1或是第4N通道MOS电晶体的汲极之第2P通道MOS电晶体。9.如申请专利范围第7项之半导体积体电路装置,其中前述负荷,系为闸极被连接至电源,源极被连接至接地电源,汲极被连接至第1或是第4通道MOS电晶体的汲极之第2N通道MOS电晶体。10.如申请专利范围第6项之半导体积体电路装置,其中前述负荷,系为闸极被连接至接地电源,源极被连接至电源,汲极被连接至第1或是第4通道MOS电晶体的汲极第2P通道MOS电晶体。11.如申请专利范围第7项之半导体积体电路装置,其中前述负荷,系为闸极被连接至电源,源极被连接至接地电源,汲极被连接至第1或是第4通道MOS电晶体的汲极之第2N通道MOS电晶体。12.如申请专利范围第6项之半导体积体电路装置,其中前述负荷,系为闸极被连接至外部端子,源极被连接至电源,汲极被连接至第1或是第4通道MOS电晶体的汲极之第2P通道MOS电晶体。13.如申请专利范围第7项之半导体积体电路装置,其中前述负荷,系为闸极被连接至外部端子,源极被连接至接地电源,汲极被连接至第1或第4P通道MOS电晶体的汲极之第2N通道MOS电晶体。14.如申请专利范围第2项之半导体积体电路装置,其中将前述第3的第1导电型MOS电晶体之基板端子连接至前述第3的第1导电型MOS电晶体之源极端子。15.如申请专利范围第14项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为电阻。16.如申请专利范围第15项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为闸极被连接至接地电源,源极被连接至电源,汲极与前述第3或是第5N通道MOS电晶体的汲极连接之第1P通道MOS电晶体。17.如申请专利范围第15项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为闸极被连接至电源,源极被连接至接地电源,汲极与前述第3或是第5P通道MOS电晶体的汲极连接之第1N通道MOS电晶体。18.如申请专利范围第16项之半导体积体电路装置,其中前述负荷,系为闸极被连接至接地电源,源极被连接至电源,汲极被连接至第1或第4通道MOS电晶体的汲极之第2P通道MOS电晶体。19.如申请专利范围第17项之半导体积体电路装置,其中前述负荷,系为闸极被连接至电源,源极被连接至接地电源,汲极被连接至第1或是第4通道MOS电晶体的汲极之第2N通道MOS电晶体。20.如申请专利范围第16项之半导体积体电路装置,其中前述负荷,系为闸极被连连至接地电源,源极被连接至电源,汲极被连接至第1或是第4通道MOS电晶体的汲极之第2P通道MOS电晶体。21.如申请专利范围第17项之半导体积体电路装置,其中前述负荷,系为闸极被连接至电源,源极被连接至接地电源,汲极被连接至第1或第是4P通道MOS电晶体的汲极之第2N通道MOS电晶体。22.如申请专利范围第16项之半导体积体电路装置,其中前述负荷,系为闸极被连接至外部端子,源极被连接至电源,汲极被连接至第1或是第4N通道MOS电晶体的汲极之第2P通道MOS电晶体。23.如申请专利范围第17项之半导体积体电路装置,其中前述负荷,系为闸极被连接至外部端子,源极被连接至接地电源,汲极被连接至第1或是第4P通道MOS电晶体的汲极之第2N通道MOS电晶体。24.如申请专利范围第2项之半导体积体电路装置,其中前述第2及第3的第1导电型MOS电晶体之基板端子加诸前述接地电源电位或是比该接地电源电位还低的电位。25.如申请专利范围第24项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为电阻。26.如申请专利范围第25项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为闸极被连接至接地电源,源极被连接至电源,汲极与前述第3或是第5N通道MOS电晶体的汲极连接之第1P通道MOS电晶体。27.如申请专利范围第25项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为闸极被连接至电源,源极被连接至接地电源,汲极与前述第3或是第5P通道MOS电晶体的汲极连接之第1N通道MOS电晶体。28.如申请专利范围第26项之半导体积体电路装置,其中前述负荷,系为闸极被连接至接地电源,源极被连接至电源,汲极被连接至第1或是第4通道MOS电晶体的汲极之第2P通道MOS电晶体。29.如申请专利范围第27项之半导体积体电路装置,其中前述负荷,系为闸极被连接至电源,源极被连接至接地,汲极被连接至第1或是第4P通道MOS电晶体的汲极之第2N通道MOS电晶体。30.如申请专利范围第26项之半导体积体电路装置,其中前述负荷,系为闸极被连接至接地电源,源极被连接至电源,汲极被连接至第1或是第4N通道MOS电晶体的汲极之第2P通道MOS电晶体。31.如申请专利范围第27项之半导体积体电路装置,其中前述负荷,闸极被连接至电源,电源被连接至接地电源,汲极被连接至第1或是第4P通道MOS电晶体的汲极之第2N通道MOS电晶体。32.如申请专利范围第26项之半导体积体电路装置,其中前述负荷,系为闸极被连接至外部端子,源极被连接至电源,汲极被连接至第1或是第4N通道MOS电晶体的汲极之第2P通道MOS电晶体。33.如申请专利范围第27项之半导体积体电路装置,其中前述负荷,系为闸极被连接至外部端子,源极被连接至接地电源,汲极被连接至第1或是第4通道MOS电晶体的汲极之第2N通道MOS电晶体。34.如申请专利范围第33项之半导体积体电路装置,其中前述第1导电型MOS电晶体系为P通道MOS电晶体,前述第1电源系为高电位电源,前述第2电源系为低电位电源。35.如申请专利范围第34项之半导体积体电路装置,其中前述第1的第1导电型MOS电晶体之基板电位系为与第1导电型相反的导电型之N型井区电位。36.如申请专利范围第35项之半导体积体电路装置,其中将前述第3的第1导电型MOS电晶体之基板端子连接至前述第3的第1导电型MOS电晶体之源极端子。37.如申请专利范围第36项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为电阻。38.如申请专利范围第37项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为闸极被连接至接地电源,源极被连接至电源,汲极与前述第3或是第5通道MOS电晶体的汲极连接之第1P通道MOS电晶体。39.如申请专利范围第37项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为闸极被连接至电源,源极被连接至接地电源,汲极与前述第3或是第5P通道MOS电晶体的汲极连接之第1N通道MOS电晶体。40.如申请专利范围第38项之半导体积体电路装置,其中前述负荷,系为闸极被连接至接地电源,源极被连接至电源,汲极被连接至第1或是第4通道MOS电晶体体的汲极之第2P通道MOS电晶体。41.如申请专利范围第39项之半导体积体电路装置,其中前述负荷,系为闸极被连接至电源,源极被连接至接地电源,汲极被连接至第1或是第4P通道MOS电晶体的汲极之第2N通道MOS电晶体。42.如申请专利范围第38项之半导体积体电路装置,其中前述负荷,系为闸极被连接至接地电源,源极被连接至电源,汲极被连接至第1或是第4N通道MOS电晶体的汲极之第2P通道MOS电晶体。43.如申请专利范围第39项之半导体积体电路装置,其中前述负荷,系为闸极被连接至电源,源极被连接至接地电源,汲极被连接至第1或是第4P通道MOS电晶体的汲极之第2N通道MOS电晶体。44.如申请专利范围第38项之半导体积体电路装置,其中前述负荷,系为闸极被连接至外部端子,源极被连接至电源,汲极被连接至第1或是第4N通道MOS电晶体的汲极之第2P通道MOS电晶体。45.如申请专利范围第39项之半导体积体电路装置,其中前述负荷,系为闸极被连接至外部端子,源极被连接至接地电源,汲极被连接至第1或是第4P通道MOS电晶体的汲极之第2N通道MOS电晶体。46.如申请专利范围第4,5,9,10或12项的任何一项之半导体积体电路,其中在前述第2及第3的第1导电型MOS电晶体之基板端子加诸前述电源的电位或是比该电源的电位还高的电位。47.如申请专利范围第46项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为电阻。48.如申请专利范围第47项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为闸极被连接至电源,源极被连接至接地电源,汲极与前述第3或是第5P通道MOS电晶体的汲极连接之第1P通道MOS电晶体。49.如申请专利范围第47项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为闸极被连接至电源,源极被连接至接地电源,汲极与第3或是第5P通道MOS电晶体的汲极连接之第1N通道MOS电晶体。50.如申请专利范围第48项之半导体积体电路装置,其中前述负荷,系为闸极被连接至接地电源,源极被连接至电源,汲极被连接至第1或是第4N通道MOS电晶体的汲极之第2P通道MOS电晶体。51.如申请专利范围第49项之半导体积体电路装置,其中前述负荷,系为闸极被连接至电源,源极被连接至接地电源,汲极被连接至第1或是第4P通道MOS电晶体的汲极之第2N通道MOS电晶体。52.如申请专利范围第48项之半导体积体电路装置,其中前述负荷,系为闸极被连接至接地电源,源极被连接至电源,汲极被连接至第1或是第4N通道MOS电晶体的汲极之第2P通道MOS电晶体。53.如申请专利范围第49项之半导体积体电路装置,其中前述负荷,系为闸极被连接至电源,源极被连接至接地电源,汲极被连接至第1或是第4P通道MOS电晶体的汲极之第2N通道MOS电晶体。54.如申请专利范围第48项之半导体积体电路装置,其中前述负荷,系为闸极被连接至外部端子,源极被连接至电源,汲极被连接至第1至第4N通道MOS电晶体的汲极之第2P通道MOS电晶体。55.如申请专利范围第49项之半导体积体电路装置,其中前述负荷,系为闸极被连接至外部端子,源极被连接至接地电源,汲极被连接至第1或是第4P通道MOS电晶体的汲极之第2N通道MOS电晶体。56.一种半导体积体电路装置,系为具备源极被连接至第1电源之第1的第1导电型MOS电晶体,及汲极被连接至前述第1的第1导电型MOS电晶体之闸极,源极被连接至前述第1电源,闸极被连接至电流源之第2的第1导电型MOS电晶体,及源极被连接至前述第1的第1导电型MOS电晶体之闸极,汲极被连接至前述电流源,闸极被连接至汲极之第3的第1导电型MOS电晶体,及源极被连接至前述第1的第1导电型MOS电晶体之汲极,汲极介由负荷而被连接至第2电源,在闸极加诸所定位之第4的第1导电型MOS电晶体,其特征为:前述第2的第1导电型MOS电晶体的闸极电位与前述第1电源的电位差之绝对値使其与前述第2及第3的第1导电型MOS电晶体之临界値电压相等或是较小而使其在副临界値领域驱动前述第2及第3的第1导电型MOS电晶体的同时,将前述第4的第1导电型MOS电晶体之通道宽度使其比前述第1的第1导电型MOS电晶体之通道宽度还小之半导体积体电路。57.如申请专利范围第56项之半导体积体电路装置,其中前述第1导电型MOS电晶体系为N通道MOS电晶体,前述第1电源系为低电位电源,前述第2电源系为高电位电源。58.如申请专利范围第57项之半导体积体电路装置,其中前述第1的第1导电型MOS电晶体之基板电位系为与第1导电型相反的导电型之P型井区电位。59.如申请专利范围第58项之半导体积体电路装置,其中前述第3的第1导电型MOS电晶体之基板端子连接至MOS电晶体的源极端子。60.如申请专利范围第59项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为电阻。61.如申请专利范围第60项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为闸极被连接至接地电源,源极被连接至电源,汲极与前述第3或是第5N通道MOS电晶体的汲极连接之第1P通道MOS电晶体。62.如申请专利范围第60项之半导体积体电路装置,其中前述第1电流源及前述第2电流源,系为闸极被连接至电源,源极被连接至接地电源,汲极与前述第3或是第5P通道MOS电晶体的连接极树之第1N通道MOS电晶体。63.如申请专利范围第61项之半导体积体电路装置,其中前述负荷,系为闸极被连接至接地电源,源极被连接至电源,汲极被连接至第1或是第4N通道MOS电晶体的汲极之第2P通道MOS电晶体。64.如申请专利范围第62项之半导体积体电路装置,其中前述负荷,系为闸极被连接至电源,源极被连接至接地电源,汲极被连接至第1或是第4P通道MOS电晶体的汲极之第2N通道MOS电晶体。65.如申请专利范围第61项之半导体积体电路装置,其中前述负荷,系为闸极被连接至接地电源,源极被连接至电源,汲极被连接至第1或是第4N通道MOS电晶体的汲极之第2P通道MOS电晶体。66.如申请专利范围第62项之半导体积体电路装置,其中前述负荷,系为闸极被连接至电源,源极被连接至接地电源,汲极被连接至第1或是第4P通道MOS电晶体的汲极之第2N通道电晶体。67.如申请专利范围第61项之半导体积体电路装置,其中前述负荷,系为闸极被连接至外部端子,源极被连接至电源,汲极被连接至第1或是第4N通道MOS电晶体的汲极之第2P通道MOS电晶体。68.如申请专利范围第62项之半导体积体电路装置,其中前述负荷,系为闸极被连接至外部端子,源极被连接至接地电源,汲极被连接至第1或是第4P通道MOS电晶体的汲极之第2N通道MOS电晶体。69.如申请专利范围第57项之半导体积体电路装置,其中前述所定电位,系为源极被连接至接地电源,汲极及闸极作为被连接至第2电源之第5的第1导电型MOS电晶体之闸极输出而被供给。70.如申请专利范围第57项之半导体积体电路装置,其中前述第2及第3的第1导电型MOS电晶体之基板端子加诸前述接地电源的电位或是比该接地电源电位还低的电位。71.如申请专利范围第56项之半导体积体电路装置,其中前述第1导电型MOS电晶体系为P通道MOS电晶体,前述第1电源系为高电位电源,前述第2电源系为低电位电源。72.如申请专利范围第71项之半导体积体电路装置,其中前述第1的第1导电型MOS电晶体之基板电位系为与第1导电型相反的导电型之N型井区电位。73.如申请专利范围第71项之半导体积体电路装置,其中前述所定电位,系为被连接至电源,汲极及闸极作被连接至第2电流源之第5的第1导电型MOS电晶体之闸极输出而被供给。74.如申请专利范围第71项之半导体积体电路装置,其中在前述第2及第3的第1导电型MOS电晶体之基板端子加诸前述电源的电位或是比该电源的电位还高的电位。图示简单说明:第一图系为表示本发明第1实施形态的构成之电路图。第二图系为在于第一图的构成说明基板电位的供给方式之电路图。第三图系为表示本发明第2实施形态的构成之电路图。第四图系为表示本发明第3实施形态的构成之电路图。第五图系为表示本发明第4实施形态的构成之电路图。第六图系为表示本发明第5实施形态的构成之电路图。第七图系为表示模拟第一图的Vbn-Ibn特性之结果的图形。第八图系为表示模拟第一图的Vbn-(W2/W1)特性之结果的图形。第九图系为表示本发明与过去发明的Vth=0.2V之模拟的性能比较结果之图表。第十图系为表示过去的漏电流检测电路之构成的电路图。 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