| 发明名称 |
PHASE LOCKING CIRCUIT FOR JITTER REDUCTION IN A DIGITAL MULTIPLEX SYSTEM |
| 摘要 |
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| 申请公布号 |
EP0549591(B1) |
申请公布日期 |
1998.01.07 |
| 申请号 |
EP19910913634 |
申请日期 |
1991.07.09 |
| 申请人 |
TELEFONAKTIEBOLAGET L M ERICSSON |
发明人 |
BLADH, MATS |
| 分类号 |
H03L7/107;H04J;H04J3/06;(IPC1-7):H04J3/02 |
主分类号 |
H03L7/107 |
| 代理机构 |
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代理人 |
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| 主权项 |
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| 地址 |
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