| 摘要 |
<p>Die DRAM-Zellenanordnung weist in einem Halbleitersubstrat (1) integrierte Speicherzellen mit jeweils einem Speicherkondensator (7, 8, 9, 11) und einem oberhalb davon angeordneten vertikalen MOS-Transistor (11, 14a, 14b, 17, 28) auf. Der Speicherkondensator ist in einem Graben (6) angeordnet. Zwischen je zwei Gräben (6), die von einer Isolationsstruktur (12, 13) umgeben sind, ist eine Halbleiterinsel (14) angeordnet, an deren Flanken die vertikalen MOS-Transistoren realisiert sind. Mit Hilfe selbstjustierender Prozeßschritte ist die DRAM-Zellenanordnung sowohl in Open Bitline- als auch in Folded Bitline-Architektur mit einem Platzbedarf pro Speicherzelle von 4F2 (F: minimale in der jeweiligen Technolgie herstellbare Strukturgröße) herstellbar.</p> |
