| 主权项 |
1.一种电子元件,其主要系在至少表面为绝缘性之基体的该表面形成有导电性配线图案,而覆盖上述基体以及上述配线图案之一部分或是全部而形成绝缘层,特征在于:上述绝缘层系由氮化矽绝缘膜,上述配线图案之与上述基体的接触角度为60≦ ,而上述氮化矽绝缘膜之膜厚(Tn1)与上述配线图案之膜厚(Tg)的比(Tn1/Tg)为2≦lTn1/Tg,上述氮化矽绝缘膜之因为上述配线图案之段差部而隆起的隆起的隆起开始位置与上述配线图案之上端部之水平距离(Tn2)具有0.6≦Tn2/Tn1的关系。2.如申请专利范围第1项之电子元件,上述绝缘层系由上述氮化矽绝缘膜单层所构成。3.如申请专利范围第1项之电子元件,其中Tn1/Tg≦4。4.如申请专利范围第1项之电子元件,上述氮化矽膜的膜厚为200nm-400nm。5.如申请专利范围第1项之电子元件,上述电子零件系一倒参差型的薄膜电晶体,上述配线图案系闸配线,而上述氮化矽绝缘膜系闸绝缘膜。6.如申请专利范围第1项之电子元件,上述氮化矽绝缘膜系一由CVD法所形成的膜。图示简单说明:第一图系一将配线图案附近扩大之概念的断面图。第二图系表示在实施例中所构造之TFT的俯视图。第三图系表示第二图之 - ′断面图。第四图系表示在绝缘膜发生龟裂时之蚀刻量与Tn2/Tn1之关系的说明图。第五图系表示习知例之TFT之俯视图第六图系表示第五图之 - ′断面图。第七图系表示使用在本发明之实施例之绝缘膜中之氩元素含有率与绝缘耐压的关系的说明图。第八图,(A)系表本发明之实施例之容量元件的平面概略图、(B)系表示(A)之1点锁线部的断面图。第九图系表示使用本发明之实施例之TFT之主动矩阵基板之一部分的平面概略图。第十图系表示第九图之1点锁线部的断面概略图。第十一图系表示使用在本发明之实施例之电子元件之绝缘膜的氩元素含有率与内部应力之关系的说明图。第十二图系表示习知之主动矩阵基板用TFT阵列的说明图第十三图系表示第十二图之1点锁线部的断面概略图。第十四图系表示膜中之氩元素含有率与膜中之钠离子之峰値浓度之关系的说明图。第十五图系表示成膜温度与异物产生数的关系图。第十六图系表实施例与比较例之三层成膜之温度剖面的说明图。 |
