| 主权项 |
1.一种半导体装置,包含:第一导电型半导体基底;形成在该基底上之第二导电型源极区域;形成在该基底上之第二导电型汲极区域,藉此,该源极区域和汲极区域由第一导电型半导体之通道区域所分离;两个场绝缘区域成长在源极区域,通道区域或汲极区域之基底表面上,该场绝缘区域延伸在该基底之上和下表面;形成在源极区域,通道区域和汲极区域之表面上,介于场绝缘区域间之均匀厚之第一介电层;形成在第一介电层上之第一半导体层;形成在第一半导体层上且部份的延伸在场绝缘区域之第二半导体层,该第一和第二半导体层包含一浮动闸极;第二介电层形成在该浮动闸极上;和第三介电层形成在该第二介电层上且包含一控制闸极。2.如申请专利范围第1项所述之装置,其中该第一和第二半导体选自包含多晶矽和非晶矽之群。3.如申请专利范围第1项所述之装置,其中该第三半导体选自包含多晶矽和非晶矽之群。4.如申请专利范围第1项所述之装置,其中该第一介电层包含二氧化矽。5.如申请专利范围第1项所述之装置,其中该场绝缘区域包含二氧化矽。6.如申请专利范围第1项所述之装置,其中该第二介电层包含多氧化物。7.如申请专利范围第1项所述之装置,其中该第二介电层包含氧化物-氮化物-氧化物夹层。8.如申请专利范围第1项所述之装置,其中该源极区域和汲极区域包含砷和掺杂矽之磷。9.如申请专利范围第1项所述之装置,其中该源极区域包含掺杂剂矽之砷,而该汲极区域包含砷和掺杂矽之磷。10.一种电可抹除记忆阵列装置形成在一基底中,包含:多列之字线;多行之位元线,其相关于该字线正交的设置;多列共源线平行于该字线;多数记忆胞,每个记忆胞包含源极区域形成在该基底上,一汲极区域形成在该基底上,第一闸极包含第一半导体材料层和第二闸极包含第二和第三半导体材料层,且位于第一半导体层闸极和该源极和汲极区域之间,藉此,在行中每一记忆胞之汲极连接至相同位元线,在列中每一记忆胞之第一半导体闸连接至字线,且在列中每一记忆胞之源极连接至共源线。11.如申请专利范围第10项所述之装置,其中该第二半导体闸极由第一介电层而与第一半导体闸绝缘,而第二半导体闸极由第二介电层而与源极和汲极区域绝缘。12.如申请专利范围第10项所述之装置,进一步包含多数之绝缘区域位在多数之记忆胞间用以电绝缘每个该多数之记忆胞。13.如申请专利范围第12项所述之装置,其中该第二半导体材料层位在该源极和汲极区域之上,介于两相邻绝缘区域之间,且其中第三半导体层位在该第二半导体层和两相邻绝缘区域上。14.如申请专利范围第12项所述之装置,其中均匀厚度之薄介电层位在多数绝缘区域之相邻绝缘区域之间,该多数之绝缘区域位在基底和第二半导体材料层之间。15.一种在一基底上用以制造可抹除记忆装置之方法,包含之步骤为:在该基底之表面上形成第一介电之定形层;在该介电之表面上沉积第一半导体材料层;在该第一半导体层上沉积第一氮化物层;选择性的移去第一氮化物和第一半导体以在所选择区域暴露基底之表面;在该选择区域形成第一绝缘区域;移去氮化物层;经由第一半导体,第一介电,和第一绝缘区域将掺杂剂植入基底中;提供第二保形半导体层在第一半导体和第一绝缘区域之上;掺杂该第二半导体层;选择性的蚀刻第二半导体层以暴露每个第一绝缘区域之中央部份;沉积第一介电层在第二半导体上;沉积在第三半导体层在第二介电层之一;掺杂该第三半导体层;和藉由植入在该基底中形成源极和汲极区域。16.如申请专利范围第15项所述之方法,进一步包含同时的在该基底中制造周边装置。17.一种半导体装置,包含:第一导电型半导体基底;形成在该基底上之第二导电型源极区域;形成在该基底上之第二导电型汲极区域,藉此,该源极区域和汲极区域由第一导电型半导体之通道区域所分离;两个场绝缘区域成长在接近源极区域,通道区域或汲极区域之基底表面上,每一该场绝缘区域具有一边延伸在该基底之上和下表面;形成在源极区域,通道区域和汲极区域之表面上,介于场绝缘区域间之均匀厚度之第一介电层;一非均匀厚度之浮动闸包含:一厚第一半导体区域位于该场绝缘区域之边缘间之第一介电层上;及一薄第二半导体区域,其系薄于第一半导体区域,并定位及连接至该第一半导体区,该第二半导体区域部份地延伸于场绝缘区域之边缘上,其中,位于该场绝缘区域之边缘上之第二半导体区域之一部份具有该场绝缘区域边缘为薄之外形;一第二介电层层形成在该浮动闸上并在该场绝缘区域之已曝光部份上;及一控制闸包含一形成在该第二介电质层上均匀厚度之半导体层。18.如申请专利范围第17项所述之装置,其中该第一和第二半导体选自包含多晶矽和非晶矽之群。19.如申请专利范围第17项所述之装置,其中该半导体选自包含多晶矽和非晶矽之群。20.如申请专利范围第17项所述之装置,其中该第一介电层包含二氧化矽。21.如申请专利范围第17项所述之装置,其中该场绝缘区域包含二氧化矽。22.如申请专利范围第17项所述之装置,其中该第二介电层包含多氧化物。23.如申请专利范围第17项所述之装置,其中该第二介电层包含氧化物-氮化物-氧化物夹层。24.如申请专利范围第17项所述之装置,其中该源极区域和汲极区域包含掺杂砷和磷之矽。25.如申请专利范围第17项所述之装置,其中该源极区域包含掺杂砷之矽,而该汲极区域包含掺杂砷和磷之矽。26.一种形成在一基底中之电可抹除记忆阵列装置,包含:多列之字线;多行之位元线,其相关于该字线正交的设置;多列共源线平行于该字线;多数记忆胞;及多数绝缘区域定位于该多数记忆胞之间,用以电绝缘多数记忆胞之每一个,每一绝缘区域具有一边,每一记忆胞包含源极区域形成在该基底上,一汲极区域形成在该基底上,一第一闸极包含一第一层半导体材料及一非均匀厚度之第二闸极包含:一厚第一半导体层区域定位在该源极及汲极区域上,及一薄第二半导体区域薄于该第一半导体区域,并位于该第一半导体区域及部份地延伸于该两邻接绝缘区域之相邻边缘上,其中,该定位绝缘区域边缘上之第二半导体区域之一部份具有较该绝缘区域边缘之外形为平,该第二闸系定位于该第一闸,源极及汲极间,藉以于一行中之每一记忆胞之第一闸系被连接至一共源极线。27.如申请专利范围第26项所述之装置,其中该第二闸极由第一介电层而与第一半导体闸绝缘,而第二闸极由第二介电层而源极和汲极区域绝缘。28.一种半导体装置,包含:第一导电型半导体基底;形成在该基底上之第二导电型源极区域;形成在该基底上之第二导电型汲极区域,藉此,该源极区域和汲极区域由等一导电型半导体之通道区域所分离;两个场绝缘区域成长在接近源极区域,通道区域或汲极区域之基底表面上,每一该场绝缘区域具有一边延伸在该基底之上和下表面;形成在源极区域,通道区域和汲极区域之表面上,介于场绝缘区域间之均匀厚度之第一介电层;一非均匀厚度之浮动闸包含:一厚第一半导体区域位于该场绝缘区域之边缘间之第一介电层上;及一薄第二半导体层区域,其系薄于第一半导体区域,并定位及连接至该第一半导体区域,该第二半导体区域部份地延伸于场绝缘区域之边缘上,其中,位于该场绝缘区域之浮动闸之边缘部份是只包含该第二半导体区域,以及,该浮动闸之边缘部份系薄于在该第一介电层上该浮动闸;一第二介电层形成在该浮动闸上并在该场绝缘区域之已曝光部份上;及一控制闸包含一形成在该第二介电质层上之均匀厚度之半导体层。29.一种形成在一基底中之电可抹除记忆阵列装置,包含:多列之字线;多行之位元线,其相关于该字线正交的设置;多列共源线平行于该字线;多数记忆胞;及多数绝缘区域定位于该多数记忆胞之间,用以电绝缘多数记忆胞之每一个,每一绝缘区域具有一边,每一记忆胞包含一源极区域形成在该基底上,一汲极区域形成在该基底上,一第一闸极包含一第一层半导体材料及一非均匀厚度之第二闸极包含:一厚第一半导体区域定位在该源极及汲极区域上,及一薄第二半导体区域薄于该第一半导体区域,并位于该第一半导体区域及部份地延伸于该两邻接绝缘区域之相邻边缘上,其中,该定位于该绝缘区域上之第二闸极之一边缘部份系只包含该第二半导体区域,以及,该第二闸之边缘部份是薄于定位于该绝缘区域之边缘间之第二闸极之一部份,该第二闸极系定位于该第一闸极及该源极间,藉以于一行中之每一记忆胞之汲极是连接至该位元线,于一列中每一记忆胞之第一闸系连接至一共源线。30.一种用以在一基底上制造可抹除记忆装置之方法,包含之步骤为:在该基底之表面上形成第一介电之定形层;在该第一介电层之表面上沉积第一半导体材料层;在该第一半导体层上沉积第一氮化物层;选择性的除去第一氮化物层和第一半导体层以暴露基底之表面;在该基底之表面选择之暴露部份形成第一绝缘区域;移去氮化物层;经由第一半导体层及第一介电层布植掺杂物入基底中;提供第二保形半导体层在第一半导体和第一绝缘区域之上;掺杂该第二半导体层;选择性的蚀第二半导体层以暴露每个第一绝缘区域之中央部份;沉积第二介电层在第二半导体上;沉积第三半导体层在第二介电层之上;掺杂该第三半导体层;和藉由植入在该基底之活化区域中形成源极和汲极区域。31.如申请专利范围第30项所述之方法,进一步包含同时的在该基底中制造周边装置。32.一种用以在相同的半导体基底上制造用于周边电路之电可规划唯读记忆电晶体和MOS电晶体之方法,该方法包含之步骤为:在该基底上形成均匀厚度之第一介电膜;在该第一介电膜上沉积第一半导体层;在该第一半导体层沉积一第一氮化物层;选择性的蚀刻第一氮化物层和第一半导体层以界定该基底之第一和第二活化区域;在不包含第一和第二活化区域之基底区域上制造场绝缘区域;除去该第一氮化物层;经由该第一半导体层及该第一介电质层布植入该基底;沉积第二半导体层在第一半导体层和场绝缘区域上,该第一和第二半导体层包含在基底上之浮动闸极;选择性的蚀刻该第二半导体层以曝露邻接该第一活化区域中之场绝缘区域之一部份;形成第二介电层在第二半导体层上和该场绝缘区域之曝露部份上;选择性的蚀刻第二介电层以曝露第二半导体层在第二活性区域中之场绝缘区域之部份上;沉积第三半导体层在第二介电层上;选择性的蚀刻第三半导体层,第二介电层,和第二和第一半导体层以选择性地曝露第一和第二活化区域之部份;和将掺杂剂植入第一活化区域。33.如申请专利范围第32项所述之方法,其中该记忆电晶体包含E2PROM,且进一步包含在沉积第一半导体层之前,选择性的形成第三介电层在第二活化区域中之第一介电层上。34.一种在一基底上用以制造非挥发性记忆装置之方法,包含之步骤为:在该基底之表面上形成第一介电之定形层;在该介电层之表面上沉积第一半导体材料层;在该第一半导体层上沉积第一氮化物层;选择性的移去第一氮化物层和第一半导体层以暴露基底之表面之部份;在该基底之选择已暴露部份形成第一绝缘区域;移去氮化物层;经由第一半导体及第一介电层将掺杂物布植入基底中;提供第二半导体层在第一半导体和第一绝缘区域之上;掺杂该第二半导体层;选择性地蚀刻第二半导体层以暴露每个第一绝缘区域之中央部份;沉积第二介电层在第二半导体上;沉积第三半导体层在第二介电层之上;掺杂该第三半导体层;和选择性地蚀刻该第三半导体层,该第二介电质层及该第二及第一半导体层,以藉由植入经该第一介电质层之已蚀刻部份,以在该基底中形成源极和汲极区域。35.如申请专利范围第34项所述之方法,进一步包含同时的在该基底中制造周边装置。36.一种用以在相同的半导体基底上制造例如,用于周边电路电可规划唯读记忆电晶体和MOS电晶体之具晶片上非挥发性记忆体之半导体积体电路之方法,该制造方法包含步骤:在该半导体基底上形成均匀厚度之第一介电层;在该第一介电层上沉积第一半导体层;在该第一半导体层沉积一氮化物层;选择性地蚀刻第一半导体层和第一氮化物层以界定该基底之第一和第二活化区域;在不包含第一和第二活化区域之基底区域上制造场绝缘区域;除去该第一氮化物层;经由第一半导体层及该第一介电质层布植掺杂物至基底中;沉积第二半导体层在第二半导体层和场绝缘区域上,该第一和第二半导体层包含在基底上之浮动闸极;选择性地蚀刻该第二半导体层以曝露接近第一活化区域中之场绝缘区域之一部份;形成第二介电层在第二半导体层上和该场绝缘区域之已曝露部份上;选择性地蚀第二介电层以曝露第二半导体层在接近第二活化区域中之场绝缘区域之部份上;沉积第三半导体层在第二介电层上;选择性的蚀刻第三半导体层,第二介电层,和第二和第一半导体层以选择性的曝露第一和第二活化区域之部份;和将掺杂物植入第一活化区域。37.如申请专利范围第36项所述之方法,其中更包含在沉积第一半导体层之前,选择性地形成第三介电层在第一活化区域上,其中,该记忆电晶体包含一E2PROM。38.如申请专利范围第30项所述之方法,更包含:在掺杂该第三半导体层步骤后,形成源/汲区域;及同时,形成一周边装置及布植硼离子经由第一半导体层及第一介电层进入基底,以调整一记忆胞临界点。图示简单说明:第一图为多胞记忆阵列之一部份;第二图A和第二图B为依照现有之技术由位元线方向观看,记忆胞之标准堆叠闸极和分裂闸极剖面结构;第三图为依照已知之技术之堆叠闸极记忆胞之字线图;第四图A和第四图B为分别由字线和位元线所观察之本发明之堆叠闸极记忆胞装置;第五图A至第五图J为制造本发明之记忆胞结构之方法;第六图A至第六图C为依照本发明所完成之位元组位准记忆胞程式化和抹除功能;第七图为将记忆阵列分隔为较小的区或块之图;第八图为依照本发明之一实施例所同时形成之周边装置之典型布局;第九图A至第九图J提供另一方法用以便于周边装置与记忆胞制造同时形成;和第十图为本发明之可程式化之方法表示例。 |
