| 主权项 |
1.一种分析测试中记忆体(MUT)之故障资讯的记忆体测试装置,包含:一装置,其用于经多数输入线路同时平行地接收该MUT之多数区的故障资讯,各该线路在一个时间提供区故障资讯给一单一区;及多数区模组,其连接来接收自该输入线路之个别区的故障资讯,各该模组包括:一区输入电路,其连接来接收该区故障资讯;一区故障RAM,其连接到该区输入电路来储存该区故障资讯;及一区微处理器,其连接而具有存取该区故障RAM之通路;因而;用于该MUT之不同区的故障资讯能同时输入该区故障RAM,而且在个别该区模组中同时被该区微处理器所分析。2.根据申请专利范围第1项之记忆体测试装置,其中用于接收之该装置包括:具有多数输入连接到该输入线路、以及多数转换介面输出之捕捉RAM转换介面电路;各该转换介面输出在一个时间提供区故障资讯给一单一区。3.根据申请专利范围第1项之记忆体测试装置,其中该捕捉RAM转换介面电路,包括用于选择性地连接该输入线路到个别转换介面输出之装置。4.根据申请专利范围第3项之记忆体测试装置,其中用于选择性连接之该装置,包括或闸来结合多于一条之该输入线路成为一转换介面输出。5.根据申请专利范围第4项之记忆体测试装置,其中用于选择性连接之该装置,包括多工器。6.根据申请专利范围第2项之记忆体测试装置,其中该捕捉RAM转换介面电路输出一转换时钟信号到全部之区模组。7.根据申请专利范围第2项之记忆体测试装置,进一步包括一具有个别资料输出节点连接到该输入线路之捕捉RAM。8.根据申请专利范围第1项之记忆体测试装置,其中该输入线路被连接来接收一比较电路之故障资讯。9.根据申请专利范围第1项之记忆体测试装置,其中该区输入电路是一逻辑阵列。10.根据申请专利范围第1项之记忆体测试装置,其中各该区模组包括程式规划RAM。11.根据申请专利范围第10项之记忆体测试装置,进一步包括一连接一主电脑到全部之区模组的资料滙流排介面电路,该主电脑经该区输入电路而具有存取该程式规划RAM及该故障RAM之通路。12.根据申请专利范围第1项之记忆体测试装置,其中各该区输入电路包括:用于产生MUT故障位址资料来识别该MUT中之故障位置的故障输入装置;而且其中该区故障RAM被连接来储存该MUT故障位址资料。13.根据申请专利范围第12项之记忆体测试装置,其中该故障输入装置包括:一错误计数器电路,藉计数该故障资讯之错误而产生故障RAM位址,供储存该故障RAM中MUT故障位址资料。14.根据申请专利范围第13项之记忆体测试装置,其中该故障输入装置包括:一资料计数器电路,藉计数和该故障资讯同步之转换时钟脉波,而产生储存在该故障RAM中之MUT故障位址资料。15.根据申请专利范围第14项之记忆体测试装置,其中该故障输入装置包括一错误检波器,其检测该故障资料中之错误,而且能使该错误计数器电路计数对应该故障资讯中之错误的转换时钟脉波。16.一种分析测试中记忆体(MUT)之故障资讯的记忆体测试装置,该装置包含:故障输入装置,其用于接收该测试中记忆体(MUT)之故障资讯,并且产生MUT故障位置来识别该MUT中之故障位置;一故障RAM,其连接到该故障输入装置用于储存该MUT故障位置资料;及一微处理器,其连接来具有存取用于分析该MUT故障位址资料之故障RAM的通路。17.根据申请专利范围第16项之记忆体测试装置,其中该故障输入装置包括:一错误计数器电路,藉计数在该故障资中之错误,而产生故障RAM位址供储存该故障RAM中之MUT故障位址资讯。18.根据申请专利范围第17项之记忆体测试装置,其中该故障输入装置包括:一资料计数器电路,藉计数和该故障资讯同步之转换时钟脉波,而产生储存在该故障RAM中之MUT故障位址资料。19.根据申请专利范围第18项之记忆体测试装置,其中该故障输入装置包括一错误检波器,其检测该故障之错误,并且能使该错误计数器电路计数对应该故障资讯中之错误的转换时钟脉波。20.根据申请专利范围第19项之记忆体测试装置,其中该故障输入装置包括一循环计数器电路,其计数该转换时钟脉波,而且当该计数之转换时钟脉波超过一开始计数数时,提供第一致能信号到该资料计数器电路。21.根据申请专利范围第20项之记忆体测试装置,其中当该计数之转换时钟脉波超过一停止计数数时,切断该第一致能信号。22.根据申请专利范围第21项之记忆体测试装置,其中该循环计数器电路包括一略去串列错误(ISE)输入,而且当该循环计数器电路被该ISE输入去能时,不输出该第一致能信号。23.根据申请专利范围第20项之记忆体测试装置,其中该循环计数器电路包括该错误检波器,并且当该计数之转换时钟脉波超过一开始计数数而且该故障资讯中已检测到错误时,提供第二致能信号给该错误计数器电路,当该错误计数器电路被该第二致能信号致能时,计数该转换时钟脉波。24.根据申请专利范围第23项之记忆体测试装置,其中当该计数之转换时钟脉波超过一停止计数数时,切断该第二致能信号。25.根据申请专利范围第19项之记忆体测试装置,其中该故障输入装置包括RAM写入逻辑电路,其输出晶片致能信号到该故障RAM,该晶片致能信号在该资料计数器及该错误计数器电路两者被转换时钟脉波所增量之后,能使该故障RAM储存该资料计数器电路所输出之一新MUT故障位址资料,在该错误计数器循环所输出之新故障RAM位址处。26.根据申请专利范围第25项之记忆体测试装置,进一步包括一延迟电路,其提供一延迟转换时钟脉波到该RAM写入逻辑电路,该延迟转换时钟脉波造成该晶片致能信号能使该故障RAM写入。27.根据申请专利范围第26项之记忆体测试装置,其中该RAM写入逻辑电路造成该晶片致能信号在该资料计数器及该错误计数器计数转换时钟脉波之前,使得该故障RAM去能。28.根据申请专利范围第27项之记忆体测试装置,进一步包括另一延迟电路,其延迟该资料计数器电路及该错误计数器电路所计数之转换时钟脉波,而且其中该先提及之延伸电路,延迟该另一延迟电路所输出之延迟转换时钟脉波。29.根据申请专利范围第28项之记忆体测试装置,其中未延迟转换时钟脉波造成该RAM写入逻辑电路使得该故障RAM去能。30.根据申请专利范围第16项之记忆体测试装置,进一步包括一捕捉RAM,其具有个别资料输出节点被连接来输出用于该测试中记忆体的故障资讯到该故障输入装置。图示简单说明:第一图所示是主电脑及记忆体测试器所连接之根据本发明的冗余分析器方块图;第二图所示是第一图之冗余分析器的一些组件方块图;第三图是关于第一图之冗余分析器的故障RAM中所储存之产生及写入MUT故障位址资料的时序图。 |
