| 主权项 |
1.一种记忆体系统,包括:一记忆胞阵列,含有具复数唯读记忆(ROM)胞之一第一单元块与一第二单元块;复数之扩散线,具有一第一节距相对于彼此,且连接于该ROM胞之源极;第一与第二位元线,由金属作成且分别地连接于该第一与第二单元块中之该ROM胞之汲极;以及第一与第二源极线,由金属作成且分别地连接于该第一与第二单元块中之该ROM胞之源极,其中该第一位元线与该第一源极线间之节距,该第一位元线与该第二源极线之节距,及该第二位元线与该第二源极线间之节距含有一第二节距,该第二节距系至少三倍大于该第一节距。2.如申请专利范围第1项之记忆体系统,其中该第二节距系至少四倍大于该第一节距。3.如申请专利范围第1项之记忆体系统,其中该第二节距系至少八倍大于该第一节距。4.如申请专利范围第1项之记忆体系统,其中各该第一单元块与各该第二单元块含有:该复数扩散线之第一,第二,第三,第四,第五与第六扩散线;该复数ROM胞之一第一ROM胞具有一源极-汲极路径于该第一与第二扩散线之间;该复数ROM胞之一第二ROM胞具有一源极-汲极路径于该第二与第三扩散线之间;该复数ROM胞之一第三ROM胞具有一源极-汲极路径于该第三与第四扩散线之间;该复数ROM胞之一第四ROM胞具有一源极-汲极路径于该第四与第五扩散线之间;该复数ROM胞之一第五ROM胞具有一源极-汲极路径于该第五与第六扩散线之间;该复数ROM胞之一第六ROM胞具有一源极-汲极路径于该第六扩散线。5.如申请专利范围第4项之记忆体系统,尚含有:一第一选取电路,用以接收一位址信号及用以电气连接该第一与第二位元线于该复数扩散线之相对应扩散线,以响应该位址信号;以及一第二选取电路,用以接收该位址信号及用以电气连接该第一与第二源极线于该复数扩散线之相对应扩散线,以响应该位址信号。6.如申请专利范围第5项之记忆体系统,其中该第一选取电路含有:一第一金属氧化物半导体(MOS)电晶体,具有一源极-汲极路径于该第一单元块中之该第二扩散线与该第一位元线之间;一第二MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第四扩散线与该第一位元线之间;一第三MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第六扩散线与该第一位元线之间;以及一第一解码器,连接于该第一,第二与第三MOS电晶体之闸极,用以解码该位址信号,及用以激活该第一,第二与第三MOS电晶体中之一相对应之MOS电晶体,以响应该位址信号。7.如申请专利范围第6项之记忆体系统,其中该第二选取电路含有:一第四MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第一扩散线与该第一源极线之间;一第五MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第三扩散线与该第一源极线之间;一第六MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第五扩散线与该第二源极线之间;以及一第二解码器,连接于该第四,第五与第六MOS电晶体,用以解码该位址信号,及用以激活该第四,第五与第六MOS电晶体中之一相对应MOS电晶体以响应该位址信号。8.如申请专利范围第7项之记忆体系统,其中该记忆体系统系形成于一单一半导体晶片之上。9.如申请专利范围第8项之记忆体系统,其中该记忆体系统系由一在晶片外之中央处理单元(CPU)来操作,该CPU用以发出该位址信号。10.如申请专利范围第8项之记忆体系统,其中该记忆体系统尚含有一在晶片内之中央处理单元(CPU),用以发出该位址信号。11.如申请专利范围第3项之记忆体系统,其中各该第一单元块,与各该第二单元块含有:该复数扩散线之第一,第二,第三,第四,第五,第六,第七,第八,第九,第十,第十一,第十二,第十三,第十四,第十五与第十六扩散线;一第一ROM胞,具有一源极-汲极路径于该第一与第二扩散线之间;一第二ROM胞,具有一源极-汲极路径于该第二与第三扩散线之间;一第三ROM胞,具有一源极-汲极路径于该第三与第四扩散线之间;一第四ROM胞,具有一源极-汲极路径于该第四与第五扩散线之间;一第五ROM胞,具有一源极-汲极路径于该第五与第六扩散线之间;一第六ROM胞,具有一源极-汲极路径于该第六与第七扩散线之间;一第七ROM胞,具有一源极-汲极路径于该第七与第八扩散线之间;一第八ROM胞,具有一源极-汲极路径于该第八与第九扩散线之间;一第九ROM胞,具有一源极-汲极路径于该第九与第十扩散线之间;一第十ROM胞,具有一源极-汲极路径于该第十与第十一扩散线之间;一第十一ROM胞,具有一源极-汲极路径于该第十一与第十二扩散线之间;一第十二ROM胞,具有一源极-汲极路径于该第十二与第十三扩散线之间;一第十三ROM胞,具有一源极-汲极路径于该第十三与第十四扩散线之间;一第十四ROM胞,具有一源极-汲极路径于该第十四与第十五扩散线之间;一第十五ROM胞,具有一源极-汲极路径于该第十五与第十六扩散线之间;一第十六ROM胞,具有一源极-汲极路径连接于该第十六扩散线。12.如申请专利范围第11项之记忆体系统,尚含有:一第一选取电路,用以接收一位址信号及用以电气连接该第一与第二位元线于该复数扩散线之相对应扩散线,以响应该位址信号;以及一第二选取电路,用以接收该位址信号及用以电气连接该第一与第二源极线于该复数扩散线之相对应扩散线,以响应该位址信号。13.如申请专利范围第12项之记忆体系统,其中该第一选取电路含有:一第一金属氧化物半导体(MOS)电晶体,具有一源极-汲极路径于该第一单元块中之该第二扩散线与该第一位元线之间;一第二MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第四扩散线与该第一位元线之间;一第三MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第六扩散线与该第一位元线之间;一第四MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第八扩散线与该第一位元线之间;一第五MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第九扩散线与该第一位元线之间;一第六MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第十扩散线与该第一位元线之间;一第七MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第十二扩散线与该第一位元线之间;一第八MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第十四扩散线与该第一位元线之间;一第九MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第十六扩散线与该第一位元线之间;一第一解码器,连接于该MOS电晶体之所有闸极,用以解码该位址信号,及用以激活该MOS电晶体中之一相对应之MOS电晶体,以响应该位址信号。14.如申请专利范围第13项之记忆体系统,其中该第二选取电路含有:一第十MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第一扩散线与该第一源极线之间;一第十一MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第三扩散线与该第一源极线之间;一第十二MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第五扩散线与该第一源极线之间;一第十三MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第七扩散线与该第一源极线之间;一第十四MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第八扩散线与该第一源极线之间;一第十五MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第十扩散线与该第二源极线之间;一第十六MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第十一扩散线与该第二源极线之间;一第十七MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第十三扩散线与该第二源极线之间;一第十八MOS电晶体,具有一源极-汲极路径于该第一单元块中之该第十五扩散线与该第二源极线之间;以及一第二解码器,连接于该第十至十八MOS电晶体之所有闸极,用以解码该位址信号,及用以激活该第十至第十八MOS电晶体中之一相对应之MOS电晶体,以响应该位址信号。15.如申请专利范围第14项之记忆体系统,其中该记忆体系统系形成于一单一半导体晶片之上。16.如申请专利范围第15项之记忆体系统,其中该记忆体系统系由一在晶片外之中央处理单元(CPU)来操作,该CPU用以发出该位址信号。17.如申请专利范围第15项之记忆体系统,其中该记忆体系统尚含有一在晶片上之中央处理单元(CPU),该CPU用以发出该位址信号。18.一种单晶片记忆装置,包括:复数之位元线;复数之源极线,作业性地耦合于该复数之位元线;第一,第二,第三,第四,第五与第六扩散线,个别地安排于毗邻之该源极线之间;复数之唯读记忆(ROM)胞,具有个别之源极-汲极路径于个别毗邻扩散线之间;一第一选取电路,用以接收一位址信号及用以电气连接该位元线之一至该复数扩散线之相对应扩散线,以响应该位址信号;以及一第二选取电路,用以接收该位址信号及用以电气连接该源极线之一至该复数扩散线之相对应扩散线,以响应该位址信号,其中该位元线之一与一毗邻之该源极线之一间之节距系至少三倍大于该扩散线间之节距。19.如申请专利范围第18项之单晶片记忆装置,其中该单晶片记忆装置尚含有:一第一ROM胞,具有一源极-汲极路径于该第一与第二扩散线之间;一第二ROM胞,具有一源极-汲极路径于该第二与第三扩散线之间;一第三ROM胞,具有一源极-汲极路径于该第三与第四扩散线之间;一第四ROM胞,具有一源极-汲极路径于该第四与第五扩散线之间;一第五ROM胞,具有一源极-汲极路径于该第五与第六扩散线之间;以及一第六ROM胞,具有一源极-汲极路径连接于该第六扩散线。图示简单说明:第一图系显示一相关记忆体系统11之图示;第二图系显示第一图中所示之记忆体系统11之记忆胞阵列1x与选取电路2x,3x之详细图示;第三图描绘一第一实施例,显示根据本发明之记忆体系统之记忆胞阵列1b与选取电路2b,3b之详细图示;第四图系显示第三图之装置之记忆胞阵列1b与选取电路2b,3b之安排之图示;第五图描绘一第二实施例,显示根据本发明之记忆体系统之记忆胞阵列1与选取电路2,3之详细图示;第六图描绘一第三实施例,显示根据本发明之记忆体系统之记忆胞阵列1a与选取电路2a,3a之详细图示;第七图描绘一第四实施例,显示根据本发明之记忆体系统之记忆胞阵列1c与选取电路2c,3c之详细图示;第八图系一图示显示根据本发明之含有在晶片上之中央处理单元(CPU)之记忆体系统。 |
