| 主权项 |
1.一种半导体积体电路装置,包含:一记忆体芯,具多数资料传输线;一逻辑电路,耦合至记忆体芯,藉组合基本逻辑闸构成逻辑电路;一传送电路,可即时改变记忆体芯与逻辑电路间资料传送式样;记忆体芯,逻辑电路及传送电路形成于同一半导体晶片上;及记忆体芯及逻辑闸之布局图形共同于另一群产生所用之布局图形,至少一部分传送式样之布局图形共同于其他群产品所用之布局图形。2.如申请专利范围第1项之半导体积体电路装置,其中以多数级开关群形成传送电路,以传送电路控制讯号启动开关群不同部,故改变记忆体芯之资料传输线与逻辑电路之资料传输线间之多数资料传送路径。3.如申请专利范围第2项之半导体积体电路装置,其中传送电路控制讯号之拉线安排正交于记忆体芯之资料传输线或逻辑电路之资料传输线之拉线。4.一种半导体积体电路装置,包含:一记忆体芯,具多数资料传输线;一逻辑电路;一传送电路,可即时改变记忆体芯之资料传输线与逻辑电路之资料传输线间资料传送路径;及记忆体芯,逻辑电路及传送电路形成于同一半导体晶片上。5.一种半导体积体电路装置,包含:一记忆体芯,具多数资料传输线;一逻辑电路;一传送电路,可即时改变记忆体芯之资料传输线与逻辑电路之资料传输线间资料传送路径;记忆体芯,逻辑电路及传送电路形成于同一半导体晶片上;及记忆体芯之资料传输线与逻辑电路之资料传输线安排于同向。6.如申请专利范围第5项之半导体积体电路装置,其中以多数级之开关群形成传送电路,并以传送电路控制讯号启动开关群之不同部,故改变记忆体芯之资料传输线与逻辑电路之资料传输线间多数资料传送路径。7.如申请专利范围第6项之半导体积体电路装置,其中记忆体芯之资料传输线与逻辑电路之资料传输线间多数资料传送路径至少之一可传送资料由逻辑电路之同一资料传输线至记忆体芯之不同资料传输线。8.一种半导体积体电路装置,包含:一记忆体芯,具多数资料传输线;一逻辑电路;一传送电路,可即时改变记忆体芯之资料传输线与逻辑电路之资料传输线间资料传送路径;记忆体芯,逻辑电路及传送电路形成于同一半导体晶片上;及记忆体芯之资料传输线与逻辑电路之资料传输线间多数资料传送路径至少之一仅使用逻辑电路之资料传输线至少一部分,未使用剩余资料传输线由传送电路保持于固定电位。9.如申请专利范围第1项之半导体积体电路装置,其中记忆体芯包含具一电晶体及一电容之DRAM式胞。10.如申请专利范围第2项之半导体积体电路装置,其中记忆体芯包含具一电晶体及一电容之DRAM式胞。11.如申请专利范围第3项之半导体积体电路装置,其中记忆体芯包含具一电晶体及一电容之DRAM式胞。12.如申请专利范围第4项之半导体积体电路装置,其中记忆体芯包含具一电晶体及一电容之DRAM式胞。13.如申请专利范围第5项之半导体积体电路装置,其中记忆体芯包含具一电晶体及一电容之DRAM式胞。14.如申请专利范围第6项之半导体积体电路装置,其中记忆体芯包含具一电晶体及一电容之DRAM式胞。15.如申请专利范围第7项之半导体积体电路装置,其中记忆体芯包含具一电晶体及一电容之DRAM式胞。16.如申请专利范围第8项之半导体积体电路装置,其中记忆体芯包含具一电晶体及一电容之DRAM式胞。17.一种半导体积体电路装置,其包含之第一模组具:一记忆体阵列,具多数位元线对,多数文字线,及多数记忆体胞安排于其交叉点;一感应放大器,连接于多数位元线对各位元线间,供放大该位元线对之一讯号;一文字驱动器,供选择地驱动多数文字线;一资料输入/输出对,经一行开关连接至各多数组中各多数位元线对,多数位元线对分割成多数组;一全域位元线对连接至资料输入/输出线对,全域位元线对延伸于记忆体阵列上之方向与位元线对相同;及一行解码器,供输出一行选择讯号以开关行开关而选择各多数组中多数位元线对之一,故所选位元线对连接至全域位元线对。18.如申请专利范围第17项之半导体积体电路装置,另包含一第二模组,其具一放大器供放大经全域位元线对来自记忆体胞一讯号,及一写入电路供经全域位元线对写入资料至记忆体胞内。19.如申请专利范围第18项之半导体积体电路装置,另包含一第三模组,其具一电路供产生第一模组及第二模组中所用电压。20.如申请专利范围第19项之半导体积体电路装置,其中提供多数第一模组,且对多数第一模组未同时进行读或写。21.如申请专利范围第18项之半导体积体电路装置,其中第二模组之结构可以一位元组单位控制资料输入/输出。22.如申请专利范围第19项之半导体积体电路装置,其中第二模组之结构可以一位元组单位控制资料输入/输出。23.如申请专利范围第20项之半导体积体电路装置,其中第二模组之结构可以一位元组单位控制资料输入/输出。24.如申请专利范围第17项之半导体积体电路装置,其中记忆体胞为一动态胞。25.如申请专利范围第18项之半导体积体电路装置,其中记忆体胞为一动态胞。26.如申请专利范围第19项之半导体积体电路装置,其中记忆体胞为一动态胞。27.如申请专利范围第20项之半导体积体电路装置,其中记忆体胞为一动态胞。28.如申请专利范围第21项之半导体积体电路装置,其中记忆 |
