PLL电路和降PLL电路噪声的装置

摘要

分频器输出a2送到DFF9的输入端，输入到分频器7的时钟a1由反相器11反相后送到DFF9的C输入端。分频器输出b2送到DFF10的D输入端，输入到分频器8的时钟b1由反相器12反相后送到DFF10的C输入端。DFF9的Q输出和DFF10的Q输出送到相位比较器1分别作为输出信号a3和输出信号b3。按此方式，分频器输出a2和b2在滞后输入时钟a1和b1半周期处送到相位比较器1作为输出信号a3和b3。

主权项

1.一种PLL电路包括：压控振荡装置，用于产生并输出相应输入控制电压的频率的信号；分频装置，由所说压控振荡装置的输出信号的前沿和后沿中的任一个进行触发，用于对所说压控振荡装置的所说输出信号进行分频；触发装置，由所说压控振荡器装置的所说输出信号的没有被用作所说分频器装置的触发脉冲触发的前沿和后沿之一进行触发，用于得到并输出所说分频装置的所说输出信号；参考时钟产生装置，用于产生参考频率的参考时钟；以及相位比较装置，用于输出相应所说触发装置的输出信号和所说参考时钟之间的相位差的电压。