| 主权项 |
1.一种半导体积体电路装置,包含一MOSFET,其具有一源极,一汲极,一通道形成于该半导体基板上及于源极及该汲极之间,及一闸极形成于该通道上,经由一闸绝缘薄膜,包含:一第一MISFET具有一高临界及一第二MISFET具有一低临界形成在该相同之半导体基板上,其中,该第一MISFET及第二MISFET系以一二极体连接并系串联连接;及其中,于第一第一MISFET之汲极及闸极系连接至第一节点及每一第二MISFET之汲极及闸极系连接至一第二节点,该第一MISFET之源极系连接至第二节点,一第一输入信号系经由一电容性元件输入至该第一节点,一与第一输入信号之第一相位不同之具第二相位之第二输入信号系经由一电容性元件输入至第二节点,以及,一施加至第一节点之输入电压系于第一输入电压升压后,由该第二MISFET之源极输出。2.一种半导体积体电路装置,包含一MOSFET,其具有一源极,一汲极,一通道形成于该半导体基板上及于源极及该汲极之间,及一闸极形成于该通道上,经由一闸绝缘薄膜,包含:一第一MISFET具有一高临界及一第二MISFET具有一低临界形成在该相同之半导体基板上,其中,于第一MISFET之源极及汲极间之半导体基板之部份之第一杂质浓度系高于于第二MISFET之源极及汲极间之半导体基板之部分之一第二杂质浓度。3.如申请专利范围第1项所述之半导体积体电路装置,其中于第一MISFET之源极及汲极间之半导体基板之部份之第一杂质浓度系高于于第二MISFET之源极及汲极间之半导体基板之部份之一第二杂质浓度。4.一种半导体积体电路装置,包含一MOSFET,其具有一源极,一汲极,一通道形成于该半导体基板上及于源极及该汲极之间,及一闸极形成于该通道上,经由一闸绝缘薄膜,包含:一第一MISFET具有一高临界及一第二MISFET具有一低临界形成在该相同之半导体基板上,其中,第一MISFET之通道长度系大于第二MISFET之通道长度。5.如申请专利范围第1项所述之半导体积体电路装置,其中,第一MISFET之通道长度系大于第二MISFET之通道长度。6.一种半导体积体电路装置,包含一MOSFET,其具有一源极,一汲极,一通道形成于该半导体基板上及于源极及该汲极之间,及一闸极形成于该通道上,经由一闸绝缘薄膜,包含:一第一MISFET具有一高临界及一第二MISFET具有一低临界形成在该相同之半导体基板上,其中,第一MOSFET的绝缘薄膜之厚度系大于该第二MISFET之绝缘薄膜之厚度。7.如申请专利范围第1项所述之装置,其中,第一MOSFET的绝缘薄膜之厚度系大于该第二MISFET之绝缘薄膜之厚度。8.一种半导体积体电路装置,包括一MOSFET,其具有一源极,一汲极,一通道形成于该半导体基板上及于源极及该汲极之间,及一闸极形成于该通道上,经由一闸绝缘薄膜,包含:一第一MISFET具有一高临界及一第二MISFET具有一低临界形成在该相同之半导体基板上,其中,第一及第二MISFET之相关绝缘闸于该通道之长度方向均包含一第一闸绝缘薄膜,其具有较小厚度,以及,一第二闸绝缘薄膜,其具有一较大厚度,以及,由第一MISFET之闸绝缘薄膜所形成之总通道之通道长度系小于中第二MISFET之第一闸绝缘薄膜所形成之总通道之通道长度为短。9.如申请专利范围第1项所述之半导体积体电路装置,其中,第一及第二MISFET之相关绝缘闸于该通道之长度方向均包含一第一闸绝缘薄膜,其具有较小厚度,以及,一第二闸绝缘薄膜,其具有一较大厚度,以及,由第一MISFET之闸绝缘薄膜所形成之总通道之通道长度系小于中第二MISFET之第一闸绝缘薄膜所形成之总通道之通道长度为短。10.如申请专利范围第8项所述之半导体积体电路装置,其中,一第一闸系形成在第一闸绝缘薄膜及一第二闸系形成在第二闸绝缘薄膜,其中,该第一及第二闸系分开地形成。11.一种半导体积体电路装置,包含一MOSFET,其具有一源极,一汲极,一通道形成于该半导体基板上及于源极及该汲极之间,及一闸极形成于该通道上,经由一闸绝缘薄膜,包含:一第一MISFET具有一高临界及一第二MISFET具有一低临界形成在该相同之半导体基板上,其中,第一及第二MISFET之相关绝缘膜于通道方向均包含一第一闸绝缘薄膜具有一较小之厚度及一第二闸绝缘薄膜具有一较大之厚度,以及,由第一MISFET之第二闸绝缘薄膜所形成之总通道之第一通道长度系大于第二MISFET之第二闸绝缘薄膜所形成之总通道之一第二通道长度。12.如申请专利范围第1项所述之半导体积体电路装置,其中,第一及第二MISFET之相关绝缘膜于通道方向均包含一第一闸绝缘薄膜具有较小之厚度及一第二闸绝缘薄膜具有一较大之厚度,以及,由第一MISFET之第二闸绝缘薄膜所形成之总通道之第一通道长度系大于第二MISFET之第二闸绝缘薄膜所形成之总通道之一第二通道长度。13.一种半导体积体电路装置,其中一电压提升电路由多数个MOSFET以二极体连接而构成,每一MOSFET中一源极,一汲极及介于源极及汲极间的通道区被形成于一半导体基体上,其中在通道区上的半导体基体部份的杂质密度等于或小于61014原子/cc。14.一种半导体积体电路装置包括一电压提升电路,其中以二极体连接的多数个MOSFET经由节点被连接,其中在运作中节点电压为低的前级侧上的一MOSFET的临界値较在运作电压提升电路中节点的电压为高的后级侧上的MOSFET的临界値为高。15.如申请专利范围第14项所述的半导体积体电路装置,其中在电压提升电路的前级侧上的MOSFET为一加强型而在电压提升电路的后级侧上的MOSFET为一空乏型。16.如申请专利范围第15项所述的半导体积体电路装置,其中在电压提升电路由28级构成,前级侧包含14级,后级侧包含14级,在前级侧的MOSFET的临界値接近于0伏而在后级侧的MOSFET的临界値接近于-0.5伏。17.一种半导体积体电路装置,其中多数个MOSFET在当中成二极体连接的电压提升电路被序列连接,而各别级的MOSFET的临界値在运作电压提升电路中大致定为0伏。18.一种半导体积体电路装置藉由将各包含成二极体连接的MOSFET及电连接至MOSFET的电容元件的多数个电压提升单元电路序列连接所而由电压提升电路所构成,其中电压提升单元电路的电容元件的电容互不相同。19.如申请专利范围第18项所述的半导体积体电路装置,其中在电压提升电路的前级侧的电容元件的电容较在电压提升电路的后级侧的电容元件的电容为大。20.如申请专利范围第18项所述的半导体积体电路装置,其中在电压提升电路的前级侧的电容元件的电容较在电压提升电路的后级侧的电容元件的电容为小。21.如申请专利范围第18项所述的半导体积体电路装置,其中构成电压提升电路的多数个电压提升单元路自前级侧至后级侧被分为一个以上之区块,构成包含于每一区块中的电压提升单元电路的多数个电容元件的各别电容保持固定且在前级侧的区块中的电容元件的电容较在后级侧的区块中的电容元件的电容为大。22.如申请专利范围第18项所述的半导体积体电路装置,其中构成电压提升电路的多数个电压提升单元路自前级侧至后级侧被分为一个以上之区块,构成包含于每一区块中的电压提升单元电路的多数个电容元件的各别电容保持固定且在前级侧的区块中的电容元件的电容较在后级侧的区块中的电容元件的电容为大。23.如申请专利范围第14项所述的半导体积体电路装置,其中每一MOSFET的通道由平面观点而言具有多数个不同的杂质密度。24.如申请专利范围第17项所述的半导体积体电路装置,其中每一MOSFET的通道由平面观点而言具有多数个不同的杂质密度。25.如申请专利范围第19项所述的半导体积体电路装置,其中每一MOSFET的通道由平面观点而言具有多数个不同的杂质密度。26.一种半导体积体电路装置包括一信号电压提升电路其中一第一节点具有变化于具预定电压位准的第一电压及较第一电压提升为高的第二电压之间的电压且设有一电连接至第一节点的第一反相器,第一反相器包含一P型MOSFET及一N型MOSFET,一源极及及P型MOSFET之一基体及一井中之一者被电连接至第一节点,连第一电压为低的第三电压被供至一源极及P型MOSFET之一基体及一井中之一者,且在当具有较第三电压为高之输入信号被输入至第一反相器的一输入时第一反相器的P型MOSFET变为高阻抗而N型MOSFET变为低阻抗的第一种状况下,具有第四电压的输入信号被输入至第一反相器的输入,而第三电压或一接近于第三电压被自第一反相器输出,而在第一种状况以外之情况中,一具有一使P型MOSFET变为低阻抗而N型MOSFET变为高阻抗的电压之输入信号被输入至第一反相器的输入且第一节点的电压或接近第一节点的电压之一电压被自第一反相器输出。27.如申请专利范围第26项所述的半导体积体电路装置,其中第一电容元件的一电极被连接至信号电压提升电路的第一节点的电压藉由以同样的手段改变其另一电极的电压而改变于一第一电压及第二电压之间。28.如申请专利范围第26项所述的半导体积体电路装置,其中一第一反相器及一第二反相器被设置于该信号电压提升电路上,P型MOSFET的一源极及汲极及一基体或源极及一井被连接至第一节点,一等于或高于第一电压的第四电压被供至其汲极上,其一闸极被连接至该第二反相器的一输出,第二反相器的P型MOSFET的一源极及源极的基体及一井被连接至该第一节点,该当第五电压被输入至第一P型MOSFET的闸极时可使第一P型MOSFET成为低阻抗的该第一电压为低的一第五电压被施加于其N型MOSFET一源极及基体及源极及一井上,使第二反相器的P型MOSFET成为高阻抗而使N型MOSFET成为低阻抗的一第六电压的输入信号在第一节点的电压变得比第一电压为低之前被输入至第二反相器的一输入上,第五电压或接近第五电压的一电压被施加于第一P型MOSFET的闸极上,第一节点的电压被提升至第一电压,而在以上之外的状况下,使第二反相器的P型MOSFET成为低阻抗而使其N型MOSFET成为高阻抗的一第七电压被供至第二反相器且第一节点的电压或接近第一节点的电压之一电压被施加于第一P型MOSFET的闸极上因而使第一P型MOSFET变为高阻抗。29.如申请专利范围第27项所述的半导体积体电路装置,其中一第八电压被施加于其一P型MOSFET的一源极及一基体或源极及一井上且一较第八电压为低的第九电压被施加于其N型MOSFET的一源极及一基体或该源极及一井上的一第三反相器被设置于该信号电压提升电路上,来自该第三反相器的一输出被连接至与第一节点相连接的第一电容元件的另一电极,未与第一节点相接之第一电容元件的一电极之电压藉由改写输入至第三反相器的一输入信号因而将第一节点的电压改变于第一电压及第三电压之间。30.如申请专利范围第28项所述的半导体积体电路装置,其中与输入至第二反相器的输入的输入信号不同的一输入信号被输入至第一反相器的输入。31.如申请专利范围第29项所述的半导体积体电路装置,其中与输入至第二反相器的输入的输入信号不同的一输入信号被输入至第一反相器的输入。32.如申请专利范围第26项所述的半导体积体电路装置,其中当第一节点的电压为在被提升为第二电压之前的第一电压时使第一反相器的该P型MOSFET成为低阻抗而使N型MOSFET成为高阻抗的一第十电压的一输入信号被输入至第一反相器的输入,因而提升第一反相器的输出以及第一节点的电压。33.如申请专利范围第26项所述的半导体积体电路装置,进一步包含一电压提升电路,其包含多数个MOSFET,各在经由节点以二极体连接序列连接之一半导体基体上形成一源极,一汲极及介于源极及汲极间的一通道区,半导体基体在通道区部份的杂质密度为61014原子/cc或更少,而信号电压提升电路的第一反相器的输出被提供至电压提升电路的节点上。34.如申请专利范围第26项所述的半导体积体电路装置,进一步包含一电压提升电路,其中成二极体连接于多数个MOSFET被经节点而序列连接,在具有低电压节点的前级侧上的一MOSFET的一临界値较在具有高电压节点的后级侧上的一MOSFET的临界値为高,且信号电压提升电路的第一反相器的输出在运作电压提升电路当中被供至电压提升电路的节点上。35.如申请专利范围第26项所述的半导体积体电路装置,进一步包含成二极体序列连接的多数MOSFET,其中MOSFET的各级的临界値于运作电压提升电路中被大致设定于0伏,其中信号电压提升电路的第一反相器的输出被供至电压提升电路的节点。36.如申请专利范围第26项所述的半导体积体电路装置,进一步包含一电压提升电路其中多数个电压提升单元电路各包含经由一结点成二极体连接的MOSFET及一序列电连至该节点的电容元件,该电压提升单元电路的各该电容元件设有互不相同之电容,其中信号电压提升电路的第一反相器的输出被供至电压提升电路的电容元件。37.如申请专利范围第33项所述的半导体积体电路装置,其中电压提升电路的节点及信号电压提升电路的第一反相器的输出经由电容元件被互作电连接且输出至电容元件的一部份电荷经由信号电压提升电路的第一反相器被传送至信号电压提升电路的第一节点。38.如申请专利范围第13项所述的半导体积体电路装置,进一步包含一电气地可重写非挥发性记忆元件其中该电压提升电路的一输出单元被连接至该电气地可重写非挥发性记忆元件。39.如申请专利范围第14项所述的半导体积体电路装置,进一步包含一电气地可重写非挥发性记忆元件其中该电压提升电路的一输出单元被连接至该电气地可重写非挥发性记忆元件。40.如申请专利范围第17项所述的半导体积体电路装置,进一步包含一电气地可重写非挥发性记忆元件其中该电压提升电路的一输出单元被连接至该电气地可重写非挥发性记忆元件。41.如申请专利范围第18项所述的半导体积体电路装置,进一步包含一电气地可重写非挥发性记忆元件其中该电压提升电路的一输出单元被连接至该电气地可重写非挥发性记忆元件。42.如申请专利范围第33项所述的半导体积体电路装置,进一步包含一电气地可重写非挥发性记忆元件其中该电压提升电路的一输出单元被连接至该电气地可重写非挥发性记忆元件。43.一种电子装置包含一电源,一用以提升该电源的一电压,及一藉由一输出自该电压提升电路的提升电压所驱动的一电流明元件,其中多数个电压提升电路被序列连接于电压提升电路中且在前级侧之一MOSFET的该临界値较在后级侧之一MOSFET的该临界値为高。44.一种电子装置,包含一电源,一用以提升该电源的一电压的一电压提升电路,一用以将一信号输出至该电压提升电路及由该电压提升电路输出之电压所驱动的一电流明元件的一信号电压提升电路,其中该信号电压提升电路输出一具有较电源之电压为高的波高度値的时钟信号至电压提升电路。45.如申请专利范围第44项所述的电子装置,其中该信号电压提升电路包括一具有变化于具有预定电压位准的一第一电压及较该第一电压提升更高的第二电压之间的电压的一第一节点;以及一电连接至该第一节点的一第一反相器,该第一反相器包含一P型MOSFET及一N型MOSFET,该P型MOSFET的一源极及一基体及一井中之者被电连接至该第一节点,一较第一电压为低的第三电压被供至N型MOSFET的一源极及一基体及一井中之一者上,且在当一具有较第三电压为高之第四电压的输入信号被输入至该第一反相器的一输入时,第一反相器的P型MOSFET变为高阻抗而N型MOSFET变为低阻抗的第一情况下,具有第四电压的输入信号被输入至第一反相器的该输入且第三电压或一接近该第三电压的一电压被自该第一反相器输出,而在该第一情况之外的情况下,一具有可使该P型MOSFET变为低阻抗而该N型MOSFET变为高阻抗的电压的一输入信号被输入至第一反相器的输入且该第一节点的电压或一接近第一节点的电压被自第一反相器输出。46.一种电子装置包含一电源,一用以提升该电源的一电压,及一藉由输出自该电压提升电路的提升电压所驱动的一电流明元件,其中多数个MOSFET经由该电压提升电路中的节点被序列连接,电容元件被连接至各节点且各被连接至在前级侧的电容元件之电容较各被连接一在后级侧之电容元件的电容为大。47.一种半导体积体电路装置包含一信号输入装置,一电连接至该信号输入装置的一第一节点,一用以提供电荷至该第一节点的一电荷提供装置及电连接至该第一节点的一第一反相器该装置包含:一用以提升来自该信号输入装置的一输入信号及输出来自第一反相器的输入信号的一信号电压提升电路;其中该电荷提供装置包括一第一P型MOSFET及一第二反相器电路,一预定电压被输入至该第一P型MOSFET的一汲极且其一源极被电连接至该第一节点,该第二反相器电路包含一P型MOSFET及一N型MOSFET,一型成于该P型MOSFET的该半导体基体上的一源极及半导体基体及一井中之一者被电连接该第一节点,P型MOSFET的该汲极及该N型MOSFET的一汲极被电连接至该第一P型MOSFET的一闸极,形成于该N型MOSFET的该半导体基体上的一源极及该半导体基体及一井中之一者被电连接至一第二节点,该P型MOSFET的该闸极及该N型MOSFET的一闸极被电连接一第二输出终端,且该预定电压依照被输入至该第二输入终端的一电压的一位准而经由该第一P型MOSFET被供至该第一节点;其中供至该第二输入终端的一信号电压的相位大致与该第一节点的一信号电压的一相位相等。48.如申请专利范围第47项所述的半导体积体电路装置,其中该信号输入装置包括一电容元件且该电容元件被电连接至该第一节点。49.如申请专利范围第47项所述的半导体积体电路装置,其中该第一反相器电路包括一P型MOSFET及一N型MOSFET,一形成于P型MOSFET的该半导体基体上的一源极及半导体基体及一井中之一者被电连接至该第一节点,该P型MOSFET之一汲极及该N型MOSFET之一汲极被电连接至一输出终端,一形成于该N型MOSFET之该半导体基体中之一源极及一半导体基体及一井中之一者被电连接至一第三节点,该P型MOSFET之一闸极及该N型MOSFET之一闸极被电连接至一第一输入终端;且该第三节点之一电压之一位准较该第一节点的一信号电压的一最小电压位准为低。50.如申请专利范围第49项所述的半导体积体电路装置,其中被施加于该第一输入终端上的一信号电压的一相位与被施加于该第二输入终端上的一信号电压之一相位不同。图示简单说明:第一图为显示本发明之第一实施例的MOSFET之截面结构之一简要截面图;第二图为显示本发明的第二实施例的一电压提升电路之电路图;第三图显示在本发明的第二实施例时的几个电压提升电路及电压提升的步骤;第四A图为显示在本发明的第三实施例中的MOSFET的长度L部份的一简要截面图;第四B图及第四C图为显示当本发明的第三实施例的MOSFET被用于一电压提升电路中时对应于数个步骤的长度L的图;第五图为显示本发明的第四实施例的MOSFET的一截面结构的简要截面图;第六A图显示当本发明的第四实施例的一MOSFET被用于电压提升电路中时对应至数个电压提升电路的步骤的闸绝缘膜的长度;第六B图显示当L1被改变时MOSFET的临界値之改变图;第七图为显示本发明的第四实施例的MOSFET的平面结构之概要平面图;第八图为显示本发明的第五实施例的MOSFET的截面结构的简要截面图;第九图为显示本发明的第六实施例的MOSFET的截面结构的一简要截面图;第十图为本发明的第七实施例的电压提升电路之一电路图;第十一图显示指出构成本发明之第七实施例的电压提升电路的MOSFET的临界値VBS相依性的图;第十二图为本发明之第八实施例的电压提升电路的电路图;第十三图为构成本发明之第八实施例的电压提升电路的MOSFET的简要平面图;第十四图为显示具第二杂质密度的通道面积与构成本发明的第八实施例的电压提升电路之MOSFET的所有通道间的比率及一临界値的关系图;第十五图为本发明的第九实施例的电压提升电路之电路图;第十六图为本发明的第十实施例的电压提升电路之电路图;第十七图为本发明的第十一实施例的电压提升电路之电路图;第十八图为本发明的第十二实施例的电压提升电路之电路图;第十九图为本发明的第十三实施例的电压提升电路之电路图;第二十图为本发明的第十四实施例的电压提升电路之电路图;第二一图为本发明的第十五实施例的电压提升电路之电路图;第二二图说明显示本发明的第十五实施例的信号电压提升电路的运作之时间表;第二三图为本发明的第十六实施例的一信号电压提升电路的一电路图;第二四图说明显示本发明的第十六实施例的信号电压提升电路的运作之时间表;第二五图为具有本发明的第十七实施例中的非挥发性记忆元件的半导体积体电路装置的一简单方块图;第二六图为具有一包括一电源,一用以提升电源电压的电压提升电路及在本发明的第十八实施例中的一EL的一简单方块图;第二七图为具有一包括一电源,一用以提升电源电压的电压提升电路及在本发明的第十九实施例的EL的光发射装置之电子装置的一简单方块图;及第二八图为一传统MOSFET的一简要截面图。 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