| 主权项 |
1.一种记忆体系统,包括:一阵列之记忆体胞,含有复数之字元线;一端子,用以接收一时脉信号与一位址信号;以及一解码器,用以接收该位址信号及用以产生一解码之信号,该解码器含有:记录器装置,用以储存该解码之信号,用以输出一所储存之解码之信号以响应该时脉信号之一第一电压准位,及用以停止输出所储存之解码之信号以响应该时脉信号之一第二电压准位;以及激活装置,用以根据该记录器装置之一输出来激活该复数字元线之一字元线。2.如申请专利范围第1项之记忆体系统,其中该记录器装置含有复数之储存电路,其中该储存电路分别地响应于复数之所解码之信号,且该复数之储存电路之各储存电路储存该解码之信号之一相对应信号之一储存之电压准位,而输出一储存之电压准位以响应该时脉信号之一第一电压准位及输出一第三电压准位以响应该时脉信号之一第二电压准位。3.如申请专利范围第2项之记忆体系统,其中该解码之信号之诸相对应信号之个别电压准位含有一第一电压准位与一第二电压准位之一。4.如申请专利范围第3项之记忆体系统,其中该第三电压准位含有一相同于该第二电压准位之电压准位。5.如申请专利范围第4项之记忆体系统,其中该激活装置含有复数之及(AND)电路,其中该复数之及(AND)电路分别地响应于该复数之字元线,且各及(AND)路电接收至少两个该储存电路之输出及激活一相对应之字元线于当各输出含有该第一电压准位之时。6.如申请专利范围第5项之记忆体系统,其中该复数之储存电路之各储存电路含有:一第一金属氧化物半导体(MOS)电晶体,具有一源极-汲极路径于一用于接收一解码之信号之第一节点与一第二节点之间;一第一反相器,用以反相该第二节点之一输出;一第二反相器,用以反相一第三节点之一输出;该第三节点接收该第一反相器之一输出:一第二MOS电晶体,其具有一源极-汲极路径于该第二点与该第二反相器之一输出之间;一第三MOS电晶体,具有一源极-汲极路径于该第三节点与一第四节点之间;一第三反相器,用以反相该第四节点之一输出及用以输出一所反相之信号为该各储存电路之一输出信号;以及一第四MOS电晶体,具有一源极-汲极路径于该第四节点与一参考电压之间,其中该第一,第二,第三与第四MOS电晶体之诸闸极接收一相对应于该时脉信号之信号。7.如申请专利范围第6项之记忆体系统,其中该第一与第四MOS电晶体含有P型电晶体,而该第二与第三MOS电晶体含N型电晶体。8.如申请专利范围第7项之记忆体系统,尚含有一延迟电路,用以接收该时脉信号以及用以输出一延迟之信号至该第一,第二,第三与第四MOS电晶体之该闸极。9.如申请专利范围第8项之记忆体系统,其中该记忆体系统系形成于一单一半体晶片之上。10.如申请专利范围第1项之记忆体系统,其中该记忆体系统系形成于一单一半导体晶片之上。11.如申请专利范围第9项之记忆体系统,其中该记忆体系统由一晶片外之中央处理单元(CPU)所操作。12.如申请专利范围第10项之记忆体系统,其中该记忆体系统由一晶片外之中央处理单元(CPU)所操作。13.如申请专利范围第7项之记忆体系统,其中该记忆体系统用于与一中央处理单元(CPU)一起使用,该第一,第二,第三与第四MOS电晶体之该闸极接收直接来自该CPU之时脉信号。14.如申请专利范围第13项之记忆体系统,其中该记忆体系统与CPU系形成于一单一半导体晶片之上。15.如申请专利范围第10项之记忆体系统,尚含有一中央处理单元(CPU)形成于该单一半导体晶片之上。16.一种解码器,包括:接收装置,用以接收一位址信号及用以产生一解码之信号;记录器装置,用以储存该解码之信号,用以输出一所储存之解码之信号以响应该时脉信号之一第一电压准位,及用以停止输出所储存之解码之信号以响应该时脉信号之第二电压准位;以及激活装置,用以根据该记录器装置之一输出来激活复数字元线之一字元线。17.如申请专利范围第16项之解码器,其中该记录器装置含有复数之储存电路,其中该储存电路分别地响应于复数之所解码之信号,且该复数之储存电路之各储存之电路储存该解码之信号之一相对应于信号之一储存之电压准位,而输出一储存之电压准位以响应该时脉信号之一第一电压准位及输出一第三电压准位以响应该时脉信号之一第二电压准位。18.如申请专利范围第17项之解码器,其中该解码之信号之诸相对应信号个别电压准位含有一第一电压准位与一第二电压准位之一。19.如申请专利范围第18项之解码器,其中该第三电压准位含有一相同于该第二电压准位之电压准位。20.如申请专利范围第19项之解码器,其中该激活装置含有复数之及(AND)电路,其中该复数之及(AND)电路分别地响应于该复数之字元线,且各及(AND)电路接收至少两个该储存电路之输出及激活一相对应之字元线于当各输出含有该第一电压准位之时。21.如申请专利范围第20项之解码器,其中该复数之储存电路之各储存电路含有:一第一金属氧化物半导体(MOS)电晶体,具有一源极-汲极路径于一用于接收一解码之信号之第一节点与一第二节点之间;一第一反相器,用以反相该第二节点之一输出;一第二反相器,用以反相一第三节点之一输出,该第三节点用于接收该第一反相器之一输出;一第二MOS电晶体,具有一源极-汲极路径于该第二点与该第二反相器之一输出之间;一第三MOS电晶体,具有一源极-汲极路径于该第三节点与一第四节点之间;一第三反相器,用以反相该第四节点之一输出及用以输出一所反相之信号为该各储存电路之一输出信号;以及一第四MOS电晶体,具有一源极-汲极路径于该第四节点与一参考电压之间,其中该第一,第二,第三与第四MOS电晶体之储闸极接收一相对应于该时脉信号之信号。22.如申请专利范围第21项之解码器,其中该第一与第四MOS电晶体含P有型电晶体,而该 第二第三MOS电晶体含N有型电晶体。图示简单说明:第一图系一图示,显示一习知记忆体系统:第二图系一电路图示,显示第一图之记忆体系统中之列解码器53;第三图系一时序图,显示第二图之解码器53中之诸信号之正常时序;第四图系一时序图,显示第二图之解码器53中之诸信号之不正常时序;第五图系一图示,显示根据本发明第一实施例之记忆体系统;第六图系一电路图,显示根据本发明第一实施例之列解码器62;第七图系一时序图,显示第六图之解码器62中诸信号之时序;以及第八图系一图示,显示根据本发明第二实施例之记忆体系统。 |
