| 主权项 |
1.一种具有猝发转移模式之半导体记忆体,包含:许多数可平行且同时存取之记忆体单元副阵列;可平行与该许多数记忆体单元副阵列作资料输入与输出之许多数内部资料滙流排;一可与参考时脉同步,而依序连续接收外部资料之输入缓冲器电路,在外部命令及外部位址之控制下,将该序列信号转换成平行信号,再分配至该许多数之内部资料滙流排;该输入缓冲器电路含有;一移位暂存器,具有许多数串接之暂存器并只响应该参考时脉而闩锁并移位外部资料信号,该串接之暂存器可平行地将在各暂存器中闩锁资料输出;以及一暂存器输出选择装置,可平行接收由该串接暂存器输出之该资料信号,并根据该外部位址信号,将该接收之平行资料信号分配至该多数内部资料滙流排。2.如申请专利范围第1项之半导体记忆体,其中该输入缓冲器电路尚包含一缓冲器输出控制装置,以同时且平行将该暂存器输出选择装置之该输出,与参考时脉信号一边缘同步,平行转移至该许多数之内部资料滙流排,使最后供应至该移位暂存器之该外部资料信号可在该移位暂存器中闩锁。3.如申请专利范围第1项之半导体记忆体,尚包含一功能选择装置,以指明该输入缓冲器电路之功能,使该输入缓冲器电路由该功能选择装置控制以选择性假设一第一模式,即该移位暂存器之该平行资料信号可根据该外部位址信号,平行分配至该内部资料滙流排,或一第二模式中,即只将最后供应并闩锁至该移位暂存器中之该外部资料信号,根据该外部位址信号,输出至该内部资料滙流排之一中。4.如申请专利范围第3项之半导体记忆体,其中该功能选择设置之该输出与参考时脉数设定互锁,该参考时脉数被要求自读取外部命令之输入到已读取资料输出为止。图示简单说明:第一图是一时序图,说明习知具有管道架构之半导体记忆体之写入作业;第二图是一时脉图,说明习知有预取架构之半导体记忆体之写入作业;第三图为一资料输入缓冲器之电路图,其结合于习知技术之半导体记忆体中,此记忆体有两位元预取之序列至平行之转换功能;第四图是根据本发明半导体记忆体之第一实施例之方块图,其具有猝发模式转移功能;第五图是示于第四图之半导体记忆体中之资料输入缓冲器电路图;第六图是根据本发明之半导体记忆体之第一实施例作业时脉图;图七是结合于根据本发明第二实施例之半导体记忆体中之输入缓冲器之电路图,其有一猝发模式转移功能;以及第八图是根据本发明半导体记忆体之第二实施例之作业时序图。 |
