| 主权项 |
1.一种半导体积体电路,其系具备:依外部输入信号送出第1定电流输出的第1电流镜电路,及相对于上述第1电流镜电路作互补动作并依上述外部输入信号送出第2定电流输出的第2电流镜电路,及用以放大上述第1或第2电流镜电路之输出的放大器;其特征在于:上述放大器系构成为,可同时输出外部输出信号及回授控制信号,藉由该回授控制信号来控制上述第1电流镜电路之上述第1定电流输出之同时,控制上述第2电流镜电路之上述第2定电流输出。2.一种半导体输入装置,其特征为具有:具备电流加算器的输入装置,该电流加算器系以,具有使外部输入信号转换为正定电流之正定电流源,及控制该正定电流源之输出电流之第1输出电流控制用电晶体的P型电流镜电路;及具有使上述外部输入信号转换为负定电流之负定电流源,及控制该负定电流源之输出电流之第2输出电流控制用电晶体的N型电流镜电路,相互连接而成者;及用以放大上述输入信号所输出之输出信号的放大器,上述放大器系构成外部输出信号产生用及上述第1及第2输出电流控制用电晶体驱动用。3.一种半导体积体电路,其特征为具有:P型电流镜电路,其系由:接于第1输入节点与低电源之间,由外部输入信号控制导通的第1输入电晶体,及接于高电源与上述第1输入节点之间,作为上述第1输入电晶体之定电流负载的第1定电流负载装置,及接于高电源与输出节点之间,由上述第1输入节点之电位控制导通的第1输出电晶体,及接于高电源与上述第1输入节点之间,由回授控制信号控制导通的第1输出电流控制用电晶体所构成;N型电流镜电路,其系由:接于高电源与第2输入节点之间,依上述外部输入信号对上述第1输入电晶体作互补动作的第2输入电晶体,及接于上述第2输入节点与低电源之间,作为上述第2输入电晶体之定电流负载之第2定电流负载装置,及接于上述输出节点与低电源之间,由上述第2输入节点之电位控制导通的第2输出电晶体,及接于上述第2输入节点低电源之间,由上述回授控制信号控制导通的第2输出电流控制用电晶体构成;及放大器,其系用来放大输出至上述输出节点之输出电压,并以该放大输出之一方作为上述回授控制信号予以输出,另一方作为外部输出信号予以输出。4.如申请专利范围第3项之半导体积体电路,其中设有:接于上述第1输入节点与低电源之间,依待机信号作ON/OFF动作的第1电源切断用电晶体;及接于高电源与上述第2输入节点之间,依上述待机信号,和上述第1电流切断用电晶体同样作ON/OFF动作的第2电流切断用电晶体。5.一种半导体输入装置,其特征为具有:输入装置,其系具备有由:具有将外部输入信号转换成正定电流的正定电流源,及控制该正定电流源之输出电流的第1输出电流控制用电晶体,及依高电位基准电压输出定电流的第1临界値电压设定部,的P型电流镜电路;及具有将外部输入信号转换成负定电流的负定电流源,及控制该负定电流源之输出电流的第2输出电流控制用电晶体,及依低电位基准电压输出定电流的第2临界値电压设定部,的N型电流镜电路相互连接而成的电流加算器;及用以放大上述输入装置所输出之输出信号,产生外部输出信号之同时,产生上述第1及第2输出电流控制用电晶体驱动用之回授控制信号,的放大器。6.一种半导体输入装置,其特征在于:设有多数个单位输入装置,该单位输入信号系具有:输入装置,其系具备有由:具有将外部输入信号转换成正定电流的正定电流源,及控制该正定电流源之输出电流的第1输出电流控制用电晶体,及依高电位基准电压输出定电流的第1临界値电压设定部,的P型电流镜电路;及具有将外部输入信号转换成负定电流的负定电流源,及控制该负定电流源之输出电流的第2输出电流控制用电晶体,及依低电位基准电压输出定电流的第2临界値电压设定部,的N型电流镜电路相互连接而成的电流加算器;及用以放大上述输入装置所输出之输出信号,产生外部输出信号之同时,产生上述第1及第2输出电流控制用电晶体驱动用之回授控制信号,的放大器;而且具有基准电压产生电路用以产生上述高电位基准电压及低电位基准电压。7.如申请专利范围第2.第5或第6项之半导体输入装置,其中设有动作停止装置,俾于待机模式时停止上述P型及N型电流镜电路之动作者。图示简单说明:图一:本发明之半导体积体电路之第1实施形态相关之斯蜜特电路之基本构成之方块图。图二:图一之斯蜜特电路之具体构成之电路图。图三:P型电流镜电路10之说明图。图四:N型电流镜电路10之说明图。图五:第1实施形态之斯蜜特电路相关之方形波脉冲输入所对应各端子之应答表示图。图六:习知之斯蜜特电路相关之方形波脉冲输入所对应各端子之应答表示图。图七:第1实施形态之斯蜜特电路相关之输入、输出特性图。图八:习知电路相关之输入、输出特性图。图九:第1实施形态相关之附加待机功能之斯蜜特电路第1例之电路图。图十:第1实施形态相关之附加待机功能之斯蜜特电路第2例之电路图。图十一:第1实施形态相关之附加待机功能之斯蜜特电路第3例之电路图。图十二:第1实施形态相关之附加待机功能之斯蜜特电路第4例之电路图。图十三:本发明之半导体积体电路之第2实施形态相关之斯蜜特电路图。图十四:第2实施形态之斯蜜特电路中之P型电流镜电路之表示图。图十五:第2实施形态之斯蜜特电路中之N型电流镜电路之表示图。图十六:第2实施形态相关之附加待机功能之斯蜜特电路第1例之电路图。图十七:第2实施形态相关之附加待机功能之斯蜜特电路第2例之电路图。图十八:第2实施形态相关之附加待机功能之斯蜜特电路第3例之电路图。图十九:第2实施形态相关之斯蜜特输入电路装置之电路图。图二十:本发明之半导体积体电路之第3实施形态相关之斯蜜特电路之构成电路图。图二一:第3实施形态中之输出/入特性图。图二二:第3实施形态之斯蜜特电路中之P型电流镜电路之表示图。图二三:第3实施形态之斯蜜特电路中之N型电流镜电路部之表示图。图二四:第3实施形态相关之附加待机功能之斯蜜特电路第1例之电路图。图二五:第3实施形态相关之附加待机功能之斯蜜特电路第2例之电路图。图二六:第3实施形态相关之附加待机功能之斯蜜特电路第3例之电路图。图二七:第3实施形态相关之斯蜜特输入电路装置之电路图。图二八:本发明之半导体积体电路之第4实施形态相关之斯蜜特电路之电路图。图二九:习知斯蜜特电路之构成之电路图。图三十:图二九之电路之磁滞特性图。图三一:图二九之电路相关之附加待机功能之斯蜜特电路之电路图。图三二:习知之另一斯蜜特电路之构成之电路图。图三三:图三二之电路之磁滞特性图。 |
