| 主权项 |
1.一种高速乘法器，其特征在于：乘法器由两n比特寄存器 RA(被乘数)、RB(乘数)、操作数输入电路、阵列乘法单元、部 份积加法CSA树电路、2n比特寄存器RC(乘积)组成； 寄存器RA、RB按每个时钟节拍由高到低顺序输出到操作数 输入电路，整个乘法过程共进行2m-1次； 操作数输入电路由m个k比特被乘数寄存器、m个k比特乘 数寄存器组成，操作数输入电路按同样的节拍、顺序、数据长度 接收RA、RB的数据，将每K比特的被乘数与所有的K比特乘数配 对，输出到阵列整个乘法过程共进行2m-1次，每次分别配对1、 2、---、m、---、1对； 阵列乘法单元由m个k比特积产生单元、m个高位进位保留 加法器CSA、m个低位进位保留加法器CSA、m个进位锁存器组 成，或者由m个k比特直接乘单元组成，阵列乘法单元按同样的 节拍、顺序、数据长度将操作数输入电路的配对数据相乘，生成 的比特积项分高位、低位相加，得出1或m个k比特的高、低位 部份积送到部份积加法CSA树，整个乘法过程共进行2m-1次； 部分积加法CSA树电路由一个m端CSA树、另一个同样结构 的CSA树、一m+1端CSA加法树、一个移位累加器、一k端与非 门组成，或者由一个m端CSA树、另一个同样结构的CSA树、一 m端CSA加法树、3端CSA加法器、一个移位累加器、一k端与 非门组成，或者由一个m端CSA树、另一同样结构的CSA树、两 个加法器、一个移位累加器、一k端与非门组成，部份积加法CSA 树电路按同样的节拍、顺序将阵列乘法单元送来的1-m个k比 特高位部份积、低位部份积，或者连同它们之间进位同时相加， 输出最高k比特乘积到寄存器RC，整个乘法过程共进行2m-1次； 寄存器RC按同样节拍、顺序接收部份积加法CSA树送来的 高位的k比特乘积，左移k比特后准备下次接收低位的乘积，整 个乘法过程共进行2m次； 由2m-1个上述单乘法、2m-2个加法器CSA、2m-2个部份和锁 存器、2m-3个进位锁存器、2m-3个与门、2m-1个加法单元组成更 高速并行乘法装置； 以该乘法器为基础组成的除法器由两个操作数寄存器(被除 数、除数)、两个结果寄存器(商、余数)、一个辅助寄存器、 w(w＝2<sup>k</sup>，下同)个乘法器、w个试商发生器、w个减法器、两2<sup>k</sup>端比较器、一计数器、一比较器、一减1器组成。 |
