| 发明名称 | 制造抗辐射半导体集成电路的方法 | ||
| 摘要 | 制造含有MOS(金属-氧化物-半导体)晶体管的半导体集成电路的方法，该方法制造的集成电路不会因放射性辐照而引起泄漏电流的增加，此方法中没有杂质从沟道阻挡层的横向扩散。该方法包括(a)借助于相对的高能量向场氧化薄膜的中心区域施加一种导电类型的杂质的离子，生成的场氧化薄膜用来在具有和所述的一种导电类型相同的导电类型的半导体基片中作为隔离区域；以及(b)借助于相对的低能量至少向场氧化薄膜的周围区域施加杂质的离子。 | ||
| 申请公布号 | CN1152798A | 申请公布日期 | 1997.06.25 |
| 申请号 | CN96112904.2 | 申请日期 | 1996.09.06 |
| 申请人 | 日本电气株式会社 | 发明人 | 濑罗佳晓 |
| 分类号 | H01L21/76;H01L21/31 | 主分类号 | H01L21/76 |
| 代理机构 | 中国专利代理(香港)有限公司 | 代理人 | 吴增勇;萧掬昌 |
| 主权项 | 1.制造半导体集成电路的方法，其特征在于包括以下步骤：(a)借助于相对的高能量向场氧化薄膜的中心区域施加一种导电类型的杂质的离子，生成的场氧化薄膜是用来在具有和所述的一种导电类型的相同的导电类型的半导体基片中作为隔离区域，以及(b)借助于相对的低能量至少向所述场氧化薄膜的周围区域施加所述杂质的离子。 | ||
| 地址 | 日本东京都 | ||