| 主权项 |
1.一种半导体记忆装置之测试电路,包括一潜隐控制器与一预定频率的外部时脉讯号同步以便控制该外部时脉讯号的潜隐,一内部位址产生器与该外部时脉讯号同步以便产生晶片之一行位址讯号,一模式暂存器用以产生一施加给该潜隐控制器及该内部位址产生器的模式讯号,一行位址解码器用以解码该内部行位址产生器之输出位址讯号,一记忆单元被该内部行位址产生器之输出位址选择而读取或写入资料,一输入/输出控制单元用以依据该潜隐控制器之输出讯号控制记忆单元之资料输入/输出,一资料输入缓冲器用以储存一特定准位资料至该记忆单元内,一资料输出缓冲器用以从该记忆单元内读出一特定准位资料,其特征在于更提供一种频率乘法器用来藉由接收该外部时脉讯号而产生频率为该外部时脉讯号之n倍的内部时脉讯号给该潜隐控制器,内部行位址产生器,行位址解码器及输入/输出控制单元,以及一测试控制单元用来控制该频率乘法器及该模式暂存器,以便达成不同的乘法因子,因此一低频的测试设备被用来测试具有高频的记忆晶片。2.一种具有多重资料输入/输出之记亿装置之测试方法,包括使具有记忆晶片的内部增加频率的平行输入资料同步以串列输入倍数资料,并连接同步中产生的比较资料与该倍数资料以便平行输出资料。图示简单说明:图一系习知测试记忆装置用之测试设备之方块图;图二系本发明测试设备之方块图;图三A,三B,三C系本发明测试高频之时脉讯号的组合波形图;图四系于测试模式中写入的时候控制行选择线的时脉方块图;图五A,五B系多资料输出中的资料攀升图;以及图六A,六B系本发明另一实施例之频率乘法器之方块图。 |
