| 主权项 |
1. 一种动态随机存取记忆体,其特征为具备有:复数的记忆胞次阵列(11),系具有分别被配置成行列状的动态型的记忆胞阵列,和具有被连接到同一行的记忆胞的复数条字元线及连接到同一列的记忆胞之复数条位元线;及复数的感应放大器(12),系被设置于上述各记忆胞次阵列中用以对从经选择过的行之记忆胞所读出的电位进行感应放大,且被上述各记忆胞次阵列分别控制成以相同的时机进行作动,而在处于存取待机状态的记忆胞次阵列中系被控制成保持有感应资料的状态,且可当作快取记忆体使用;及复数的共用感应放大器构造之记忆体区块(10),系包含有上述复数的记忆胞次阵列及复数的感应放大器,且被配置成沿着记忆体晶片的第1边交替反覆地设置一个记忆胞次阵列和一个感应放大器,而在于该反覆方向的两端设有感应放大器,被两个记忆胞次阵列所包挟的感应放大器系被上述两个记忆胞次阵列以分时方式使用,且该记忆体区块系以沿着垂直于上述第1边的方向的记忆体晶片的第2边分割成复数个之方式来配置,并利用上述复数个分割而分割成复数个库,以被控制其动作;及复数条资料线(13),系与上述各记忆胞次阵列对应地分别被形成平行于上述记忆胞次阵列和感应放大器之上述记忆体晶片的第2边,供以传送从相对应的记忆胞次阵列的上述复数的感应放大器所保持的资料中所选择出来的列的资料;及复数的资料输出/输入垫(16),系与上述各库的记忆胞次阵列相对应地被配置成平行于上述记忆体晶片的第1边,可经由相对应的资料线在于相对应的记忆胞次阵列之间进行资料的输出/输入。2. 如申请专利范围第1项之动态随机存取记忆体,其中复具备有:复数的资料缓冲电路(14),系对应于上述各记忆胞次阵列而分别在于其近旁被配置于靠近上述资料输出/输入垫之一侧,用以对来自对应的记忆胞次阵列的资料线的资料进行放大;及复数的多工器(15),系在于较之上述复数的资料缓冲电路更远离上述记忆体晶片的第1边处被配置成与上述第1边平行,且分别共通地连接于与上述复数的库中的各一个记忆胞次阵列对应的资料缓冲电路,用以选择地取出来自上述复数的库之资料。3. 如申请专利范围第1项之动态随机存取记忆体,其中复具备:复数的资料缓冲电路多工器(31),系在于上述记忆体区块与资料输出/输入垫之间的区域被配置成平行于记忆体晶片的第1边,且分别共通地连接于与上述复数的库中的各一个记忆胞次阵列对应的复数条资料线,用以选择地将来自上述复数的库之资料予以放大。4. 如申请专利范围第1.2或3项之动态随机存取记忆体,其中前述复数条资料线之中,位于与较远离上述资料输出/输入垫处的记忆胞次阵列相对应的资料线,系通过位于与较靠近上述资料输出/输入垫处的记忆体区块的感应放大器之上。5. 如申请专利范围第1.2或3项之动态随机存取记忆体,其中前述复数条资料线之中,位于与较远离上述资料输出/输入垫处的记忆胞次阵列相对应的资料线,系较之位于与较靠近上述资料输出/输入垫处的记忆胞次阵列相对应的资料线更粗。图示简单说明:第1图系显示本发明的第1实施例的DRAM的晶片中的记忆胞次阵列、感应放大器、资料缓冲器、多工器、I/O垫之配置例。第2图系显示取出第1图中的两个记忆胞次阵列、一个感应放大器、一个资料缓冲器之电路图之一例。第3图系显示本发明的第2实施例的DRAM的晶片中的记忆胞次阵列、感应放大器、资料缓冲器、多工器、I/O垫之配置例。第4图系显示传统的DRAM的「共用感应放大器方式」中的共用感应放大器的示意图。第5图系显示传统的DRAM中的共用感应放大器构造之一例的示意图。第6图系显示传统的DRAM中的共用感应放大器构造之其他例的示意图。第7图系显示对于传统的DRAM中所采用感应放大器快取记忆体方式中之将用来加大该快取记忆体的容量之记忆胞次阵列予以活性化之方式的示意图。第8图显示传统的DRAM中维持横方向阵列分割方式来将具有共用感应放大器构造的记忆体区块等分成两个库的情况 |
