| 主权项 |
2. 如申请专利范围第1项所述之记忆体系统,其中用以验证被规划入该记忆体晶胞之资料的该装置更包含有:用以判定该记忆体晶胞之一临界电压并拿它和一规划操作参考电压比较的装置。3. 如申请专利范围第1项所述之记忆体系统,其更包含有:用以指出该内部规划验证操作成功或失败的装置。4. 一种记忆体系统,具有一种标准操作模式与一测试操作模式,使用者于该标准操作模式中可规划、抹除、及读取一记忆体晶胞,而在该测试操作模式中则可执行一种非标准操作模式,其中取用该测试操作模式的动作系于检知有与该标准操作模式期间发生之取用状态不同的一种测试模式取用状态出现时发生,该记忆体系统包含有:一组记忆体晶胞阵列;用以检测该测试模式取用状态之测试模式检测装置,其中该测试模式取用状态系不同于该标准操作模式期间所发生之取用状态;用以于该记忆体系统被该测试模式检测装置设置于一种内部抹除验证操作模式时执行一项内部抹除验证操作的装置,其中该用以执行该内部抹除验证操作的装置更包含有:用以存取该阵列中之一记忆体晶胞的装置;用以验证该记忆体晶胞是否已被抹除的装置;以及用以将该记忆体晶胞之位址增量加一的装置。5.如申请专利范围第4项所述之记忆体系统,其中用以该记忆体晶胞是否已被抹除的该装置更包含有:用以判定该记忆体晶胞之一临界电压并拿它和一抹除操作参考电压比较的装置。6. 如申请专利范围第4项所述之记忆体系统,其更包含有:用以指出该内部抹除验证操作成功或失败的装置。7. 如申请专利范围第1项所述之记忆体系统,其更包含有:用以控制一项记忆体抹除操作之执行的控制装置,该记忆体抹除操作包括有多道记忆体抹除副操作,该等记忆体抹除副操作包括有一道正规记忆体预规划操作,该正规记忆体预规划操作系存取该阵列中之一记忆体晶胞、以表示一个逻辑O値之资料规划该被存取之记忆体晶胞、验证被规划之该资料、将该记忆体晶胞之位址增量加一、以及对具有与该经增量加一之位址相对应的位址之一记忆体晶胞执行该正规预规划操作,其中用以执行一项内部规划验证操作之该装置更包含有:用以使该控制装置跳过该等多道记忆体抹除副操作中之一道副操作的流程控制装置。8. 如申请专利范围第7项所述之记忆体系统,其中该流程控制装置系响应于该记忆体系统之一资料储存元件中所储存之一些控制参数,而跳过该记忆体抹除副操作。9. 如申请专利范围第7项所述之记忆体系统,其中该流程控制装置系跳过该内部规划验证操作未涉及的一道记忆体抹除副操作。10. 如申请专利范围第4项所述之记忆体系统,其更包含有:用以控制一项记忆体抹除操作之执行的控制装置,该记忆体抹除操作包括有多道记忆体抹除副操作,该等记忆体抹除副操作包括有一道正规记忆体高电压抹除操作,于该正规记忆体高电压抹除操作中;一道高电压抹除操作针对一区块之记忆体晶胞而被执行、该区块中之一记忆体晶胞被存取、被存取之该记忆体晶胞之一已抹除状态被验证、该记忆体晶胞之位址被增量加一、以及该抹除状态验证操作再针对具有与该经增量加一之位址相对应的位址之一记忆体晶胞被执行,其中用以执行一项内部抹除验证操作之该装置更包含有:用以使该控制装置跳过该等多道记忆体抹除副操作中之一道副操作的流程控制装置。11. 如申请专利范围第10项所述之记忆体系统,其中该流程控制装置系响应于该记忆体系统之一资料储存元件中所储存之一些控制参数,而跳过该记忆体抹除副操作。12. 如申请专利范围第10项所述之记忆体系统,其中该流程控制装置系跳过该内部抹除验证操作未涉及的一道记忆体抹除副操作。13. 如申请专利范围第8项所述之记忆体系统,其更包含有:用以响应于启动该内部规划验证操作之执行动作之一控制信号产生跳过该抹除副操作所需之该等控制参数的装置。14. 如申请专利范围第11项所述之记忆体系统,其更包含有:用以响应于启动该内部抹除验证操作之执行动作之一控制信号产生跳过该抹除副操作所需之该等控制参数的装置。15. 如申请专利范围第7项所述之记忆体系统,其中该记忆体系统执行一道高电压步级,于该高电压步级中,一个高电压脉波在一项预规划操作期间被施加于一个记忆体晶胞上,且其中该测试模式检测装置更包含有:用以产生一个高电压步级控制信号的装置,该高电压步级控制信号在该记忆体系统被该测试模式检测装置设置于一内部规划验证操作模式下时使该高电压步级被跳过。16. 如申请专利范围第10项所述之记忆体系统,其中该记忆体系统执行一道高电压步级,于该高电压步级中,一个高电压脉波在一项抹除操作期间被施加于一个记忆体晶胞上,且其中该测试模式检测装置更包含有:用以产生一个高电压步级控制信号的装置,该高电压步级控制信号在该记忆体系统被该测试模式检测装置设置于一内部抹除验证操作模式下时使该高电压步级被跳过。17. 一种记忆体系统,包含有:一组记忆体晶胞阵列;用以控制一项记忆体抹除操作之执行的控制装置,该记忆体抹除操作包括有多道记忆体抹除副操作,该等记忆体抹除副操作包括有一道正规记忆体预规划操作,该正规记忆体预规划操作系存取该阵列中之一记忆体晶胞、以表示一个逻辑O値之资料规划该被存取之记忆体晶胞、验证被规划之该资料、将该记忆体晶胞之位址增量加一、以及对具有与该经增量加一之位址相对应的位址之一记忆体晶胞执行该正规预规划操作;用以修改该控制装置之操作以使该控制装置对该记忆体阵列之该等记忆体晶胞执行一项内部规划验证操作的装置,该内部规划验证操作包括:存取该阵列内之一记忆体晶胞、验证被规划入该记忆体晶胞之资料、以及将该记忆体晶胞之位址增量加一。18. 如申请专利范围第17项所述之记忆体系统,其更包含有:用以修改该内部规划验证操作之执行动作以使所验证之被规划入该晶胞的该资料系为一使用者所输入资料的装置。19. 一种记忆体系统,包含有:一组记忆体晶胞阵列;用以控制一项记忆体抹除操作之执行的控制装置,该记忆体抹除操作包括有多道记忆体抹除副操作,该等记忆体抹除副操作包括有一道正规记忆体高电压抹除操作,于该正规记忆体高电压抹除操作中:一道高电压抹除操作针对一区块之记忆体晶胞而被执行、该区块中之一记忆体晶胞被存取、被存取之该记忆体晶胞之一已抹除状态被验证、该记忆体晶胞之位址被增量加一、以及该抹除状态验证操作再针对具有与该经增量加一之位址相对应的位址之一记忆体晶胞被执行;以及用以修改该控制装置之操作以使该控制装置对该记忆体阵列之该等记忆体晶胞执行一项内部抹除验证操作的装置,该内部抹除验证操作包括:存取该阵列内之一记忆体晶胞、验证该记忆体晶胞是否已被抹除、以及将该记忆体晶胞之位址增量加一。20. 一种验证一记忆体晶胞之一状态的方法,该记忆体晶胞系指含容于一记忆体系统之一组记忆体阵列内者,该记忆体系统具有一种标准操作模式与一种测试操作模式,使用者于该标准操作模式中可规划、抹除、及读取一记忆体晶胞,而在该测试操作模式中则可执行一种非标准操作模式,其中取用该测试操作模式的动作系于检知有与该标准操作模式期间发生之取用状态不同的一种测试模式取用状态出现时发生,该方法包含有:取用该测试操作模式;将该记忆体系统置入一种内部规划验证操作模式;以及在该记忆体系统被置入该内部规划验证操作模式时执行一项内部规划验证操作,其中该执行该内部规划验证操作的步骤更包含有:存取该阵列中之一记忆体晶胞;验证被规划入该记忆体晶胞之资料;以及将该记忆体晶胞之位址增量加一。21. 如申请专利范围第20项所述之方法,其中验证被规划入该记忆体晶胞之资料的该步骤更包含有:判定该记忆体晶胞之一临界电压并拿它和一规划操作参考电压比较。22. 如申请专利范围第20项所述之方法,其更包含有下述步骤:设定指出该内部规划验证操作成功或失败的一个状态暂存器位元。23. 如申请专利范围第20项所述之方法,其中该记忆体系统包括有用以控制一项记忆体抹除操作之执行的控制装置,该记忆体抹除操作包括有多道记忆体抹除副操作,该等记忆体抹除副操作包括有一道正规记忆体预规划操作,该正规记忆体预规划操作系存取该阵列中之一记忆体晶胞、以表示一个逻辑O値之资料规划该被存取之记忆体晶胞、验证被规划之该资料、将该记忆体晶胞之位址增量加一、以及对具有与该经增量加一之位址相对应的位址之一记忆体晶胞执行该正规预规划操作,且其中该方法更包含有:使该控制装置跳过该内部规划验证操作中未涉及的一道记忆体抹除副操作。24. 一种验证一记忆体晶胞之一状态的方法,该记忆体晶胞系指含容于一记忆体系统之一组记忆体阵列内者,该记忆体系统具有一种标准操作模式与一种测试操作模式,使用者于该标准操作模式中可规划、抹除、及读取一记忆体晶胞,而在该测试操作模式中则可执行一种非标准操作模式,其中取用该测试操作模式的动作系于检知有与该标准操作模式期间发生之取用状态不同的一种测试模式取用状态出现时发生,该方法包含有:取用该测试操作模式;将该记忆体系统置入一种内部抹除验证操作模式;以及在该记忆体系统被置入一内部抹除验证操作模式时执行一项内部抹除验证操作,其中该执行该内部抹除验证操作的步骤更包含有:存取该阵列中之一记忆体晶胞;验证该记忆体晶胞是否已被抹除;以及将该记忆体晶胞之位址增量加一。25. 如申请专利范围第24项所述之方法,其中验证该记忆体晶胞是否已被抹除的该步骤更包含有:判定该记忆体晶胞之一临界电压并拿它和一抹除操作参考电压比较。26. 如申请专利范围第24项所述之方法,其更包含有下述步骤:设定指出该内部抹除验证操作成功或失败的一个状态暂存器位元。27. 如申请专利范围第24项所述之方法,其中该记忆体系统包括有用以控制一项记忆体抹除操作之执行的控制装置,该记忆体抹除操作包括有多道记忆体抹除副操作,该等记忆体抹除副操作包括有一道正规记忆体高电压抹除操作,在该正规记忆体高电压抹除操作中:一道高电压抹除操作针对一区块之记忆体晶胞而被执行、该区块中之一记忆体晶胞被存取、被存取之该记忆体晶胞之一已抹除状态被验证、该记忆体晶胞之位址被增量加一、以及该抹除状态验证操作再针对具有与该经增量加一之位址相对应的位址之一记忆体晶胞被执行,且其中该方法更包含有:使该控制装置跳过该内部抹除验证操作中未涉及的一道记忆体抹除副操作。28. 如申请专利范围第23项所述之方法,其中使该控制装置跳过一记忆体抹除副操作的该步骤更包含有:产生一个控制信号,该控制信号使该控制装置响应于将该记忆体系统置入一内部规划验证操作模式之动作而跳过该项记忆体副操作。29. 如申请专利范围第27项所述之方法,其中使该控制装置跳过一记忆体抹除副操作的该步骤更包含有:产生一个控制信号,该控制信号使该控制装置响应于将该记忆体系统置入一内部抹除验证操作模式之动作而跳过该项记忆体副操作。30. 一种验证一记忆体晶胞之一状态的方法,该记忆体晶胞系指含容于一记忆体系统之一组记忆体阵列内者,该记忆体系统包括有用以控制一项记忆体抹除操作之执行的控制装置,该记忆体抹除操作包括有多道记忆体抹除副操作,该等记忆体抹除副操作包括有一道正规记忆体预规划操作,该正规记忆体预规划操作系存取该阵列中之一记忆体晶胞、以表示一个逻辑O値之资料规划该被存取之记忆体晶胞、验证被规划之该资料、将该记忆体晶胞之位址增量加一、以及对具有与该经增量加一之位址相对应的位址之一记忆体晶胞执行该正规预规划操作,该方法包含有:使该控制装置跳过一内部规划验证操作中未涉及的一些记忆体副操作;以及执行一项内部规划验证操作,其中该执行该内部规划验证操作的步骤更包含有:存取该阵列中之一记忆体晶胞;验证被规划入该记忆体晶胞之资料;以及将该记忆体晶胞之位址增量加一。31. 如申请专利范围第30项所述之方法,其中验证被规划入该记忆体晶胞之资料的该步骤更包含有:判定该记忆体晶胞之一临界电压并拿它和一规划操作参考电压比较。32. 如申请专利范围第30项所述之方法,其中该执行一内部规划验证操作的步骤更包含有:设定指出该内部规划验证操作成功或失败的一个状态暂存器位元。33. 一种验证一记忆体晶胞之一状态的方法,该记忆体晶胞系指含容于一记忆体系统之一组记忆体阵列内者,该记忆体系统包含有用以控制一项记忆体抹除操作之执行的控制装置,该记忆体抹除操作包括有多道记忆体抹除副操作,该等记忆体抹除副操作包括有一道正规记忆体高电压抹除操作,在该正规记忆体高电压抹除操作中:一道高电压抹除操作针对一区块之记忆体晶胞而被执行、该区块中之一记忆体晶胞被存取、被存取之该记忆体晶胞之一已抹除状态被验证、该记忆体晶胞之位址被增量加一、以及该抹除状态验证操作再针对具有与该经增量加一之位址相对应的位址之一记忆体晶胞被执行,该方法包含有:使该控制装置跳过一内部抹除验证操作中未涉及的一道记忆体副操作;以及执行一项内部抹除验证操作,其中该执行该内部抹除验证操作的步骤更包含有:存取该阵列中的一记忆体晶胞;验证该记忆体晶胞是否已被抹除;以及将该记忆体晶胞之位址增量加一。34. 如申请专利范围第33项所述之方法,其中验证该记忆体晶胞是否已被抹除的该步骤更包含有:判定该记忆体晶胞之一临界电压并拿它和一抹除操作参考电压比较。35. 如申请专利范围第33项所述之方法,其中该执行一内部抹除验证操作的步骤更包含有:设定指出该内部抹除验证操作成功或失败的一个状态暂存器位元。图示简单说明:第1图系为一组传统式非依电性记忆体系统之功能方块图。第2图系为显示第1图所示型式之记忆体系统在一完整抹除操作之预规划、高电压抹除、与分布调整步级期间之处理流程(副操作)的状态图。第3图系为用以规划一组非依电性记忆体阵列之诸记忆体晶胞及用以读取指出诸晶胞之状态之资料的一组习知技术资料输入/输出电路之方块图。第4图系为显示本发明之内部规划或抹除验证操作之处理流程的状态图。第5图系为可结合于一组记忆体系统中之一种检测器/解码器电路的概图,此种电路系用于进入可输入用以启动内部资料验证模式之码信号的一种操作测试模式。第6图系为一组记忆体系统之功能方块图,此记忆体系统包括有用以改变此记忆体系统之内部状态机器所施行操作与副操作之处理流程的一个流程控制暂存器。第7A与7B图显示第6图所示型式流程控制暂存器之二实施例的内容。第8图显示出一组逻辑闸,其可与一个流程控制暂存器控制信号配合使用,以自动提供一些信号来使一状态机器跳过一完整抹除操作之一些预期循环或步级而施行一种内部规划验证模式。第9图显示出一组逻辑闸,其可与一个流程控制暂存器控制信号配合使用,以自动提供一些信号来使一状态机器跳过一完整抹除操作之一些预期循环或步级而施行一种内部 |
